CN111081720B - 显示面板及显示装置 - Google Patents
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Abstract
本发明公开了一种显示面板及显示装置，涉及显示技术领域，包括：衬底基板；位于衬底基板一侧的像素电路层，包括多个像素驱动电路，至少部分相邻的两个像素驱动电路之间形成间隔区；像素驱动电路包括至少一个电源信号端，电源信号端与电源信号线电连接；位于像素电路层远离衬底一侧的发光元件，发光元件与像素驱动电路一一对应电连接；多个连接过孔，连接过孔沿垂直于衬底基板的方向至少贯穿衬底基板；连接过孔在衬底基板所在平面的正投影位于间隔区；辅助走线层，位于衬底基板远离像素电路层的一侧，包括至少一条辅助走线，至少部分电源信号线与辅助走线并联连接，或者通过辅助走线与其他同类电源信号线并联。如此有利于提升显示亮度均匀性。
Description
技术领域
本发明涉及显示技术领域，更具体地，涉及一种显示面板及显示装置。
背景技术
从CRT(Cathode Ray Tube，阴极射线管)时代到液晶时代，再到现在到来的OLED(Organic Light-Emitting Diode，有机发光二极管)时代，显示行业经历了几十年的发展变得日新月异。显示产业已经与我们的生活息息相关，从传统的手机、平板、电视和PC，再到现在的智能穿戴设备和VR等等都离不开显示技术。
通常，显示面板上设置有与各像素电连接的电源信号线，电源信号线还连接到驱动芯片，驱动芯片通过电源信号线将电源电压提供至各像素中，以作为各像素发光所需的电源电压。电源信号线本身具备一定的阻抗，从靠近驱动芯片的一侧到远离驱动芯片的一侧，电源信号线的阻抗逐渐变大，导致从靠近驱动芯片的一侧到远离驱动芯片的一侧，驱动芯片提供至像素的电压逐渐减小，形成压降，该压降越大，显示面板中靠近驱动芯片的区域和远离驱动芯片的区域的亮度差异越大，大大降低了用户的视觉体验效果。
发明内容
有鉴于此，本发明提供了一种显示面板及显示装置，有利于减小压降，提升显示亮度均匀性，提升用户的视觉体验效果。
第一方面，本申请提供一种显示面板，包括：
衬底基板；
位于所述衬底基板一侧的像素电路层，所述像素电路层包括多个像素驱动电路，至少部分相邻的两个像素驱动电路之间形成间隔区；所述像素驱动电路包括至少一个电源信号端，所述电源信号端与显示面板中的电源信号线电连接；
位于所述像素电路层远离所述衬底一侧的发光元件，所述发光元件与所述像素驱动电路一一对应电连接；
多个连接过孔，所述连接过孔沿垂直于所述衬底基板的方向至少贯穿所述衬底基板；所述连接过孔在所述衬底基板所在平面的正投影位于所述间隔区；
辅助走线层，位于所述衬底基板远离所述像素电路层的一侧，包括至少一条辅助走线，所述电源信号线和所述辅助走线通过所述连接过孔电连接，其中，至少部分所述电源信号线与所述辅助走线并联连接，或者通过所述辅助走线与其他同类所述电源信号线并联。
第二方面，本申请提供一种显示装置，包括本申请所提供的显示面板。
与现有技术相比，本发明提供的显示面板及显示装置，至少实现了如下的有益效果：
本申请所提供的显示面板及显示装置中，在衬底基板的一侧设置有像素电路层，像素电路层包括多个像素驱动电路，至少部分相邻的两个像素驱动电路之间形成间隔区，像素驱动电路通过电源信号端获取电源电压；像素驱动电路与发光元件一一对应电连接，由像素驱动电路来控制发光元件的发光；特别是，本申请在上述间隔区引入了多个连接过孔，连接过孔沿垂直于衬底基板的方向至少贯穿衬底基板，同时在衬底基板远离像素电路层的一侧引入了辅助走线层，辅助走线层包括至少一条辅助走线；至少部分电源信号线通过连接过孔与辅助走线电连接，使得至少部分电源信号线与辅助走线并联连接，或者，至少部分电源信号线通过辅助走线与其他同类的电源信号线并联。如此，相当于为显示面板上的至少部分电源信号线并联了信号走线(体现为辅助走线或与电源信号线同类型的其他电源信号线)，使得与发光元件电连接的电源信号线的阻抗降低，进而有利于减小显示面板中电源信号线上的压降，减小显示面板在电源信号线的延伸方向的不同区域的亮度差异，进而有利于提高显示面板和显示装置的显示亮度均匀性，有利于提升用户的视觉体验效果。此外，本申请将辅助走线设置在衬底基板远离像素电路层的一侧时，即，将辅助走线设置于衬底基板的背面时，由于衬底基板的背面无电路布设，因此在衬底基板的背面有足够的空间来布设辅助走线，而且辅助走线的厚度也不受其他膜层结构影响，因此，相比于在正面布设辅助走线的方式，本申请在背面布设辅助走线，能够根据实际需要灵活设辅助走线的宽度、长度及厚度等而不受其他因素的影响，因而对降低显示面板的压降而言具有更佳的效果。
当然，实施本发明的任一产品必不特定需要同时达到以上所述的所有技术效果。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1所示为本申请实施例所提供的一种显示面板的平面结构示意图；
图2所示为图1中显示面板沿AA’的截面图；
图3所示为本申请实施例所提供的显示面板的一种膜层结构图；
图4所示为本申请实施例所提供的显示面板中像素驱动电路与发光元件的一种连接示意图；
图5所示为本申请实施例所提供的显示面板中像素驱动电路的一种排布示意图；
图6所示为图5中像素驱动电路的一种BB’截面图；
图7所示为本申请实施例所提供的另一种显示面板的平面结构示意图；
图8所示为本申请实施例所提供的显示面板中像素驱动电路的另一种排布示意图；
图9所示为图8中像素驱动电路的一种CC’截面图；
图10所示为本申请实施例所提供的显示面板中像素驱动电路的另一种排布示意图；
图11所示为本申请实施例所提供的显示面板中像素驱动电路的另一种排布示意图；
图12所示为本申请实施例所提供的显示面板中像素驱动电路的另一种排布示意图；
图13所示为本申请实施例所提供的显示面板中像素驱动电路的另一种排布示意图；
图14所示为本申请实施例所提供的显示面板中第一连接过孔的一种排布示意图；
图15所示为本申请实施例所提供的显示面板中第二连接过孔的一种排布示意图；
图16所示为本申请实施例所提供的显示面板中第一连接过孔和第二连接过孔的一种排布示意图；
图17所示为本发明提供的一种显示装置的平面结构示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1所示为本申请实施例所提供的一种显示面板的平面结构示意图，图2所示为图1中显示面板沿AA’的截面图，请参考图1和图2，本申请所提供的一种显示面板100，包括：
衬底基板10；
位于衬底基板10一侧的像素电路层30，像素电路层30包括多个像素驱动电路31，至少部分相邻的两个像素驱动电路31之间形成间隔区40；像素驱动电路31包括至少一个电源信号端，电源信号端与显示面板100中的电源信号线50电连接；
位于像素电路层30远离衬底一侧的发光元件20，发光元件20与像素驱动电路31一一对应电连接；
多个连接过孔60，连接过孔60沿垂直于衬底基板10的方向至少贯穿衬底基板10；连接过孔60在衬底基板10所在平面的正投影位于间隔区40；
辅助走线层75，位于衬底基板10远离像素电路层30的一侧，包括至少一条辅助走线70，电源信号线50和辅助走线70通过连接过孔60电连接，其中，至少部分电源信号线50与辅助走线70并联连接，或者通过辅助走线70与其他同类电源信号线50并联。
需要说明的是，图1示出了发光元件20在显示面板100上的一种排布示意图，并不代表发光元件20实际的尺寸和数量，图2示出了像素驱动电路31、连接过孔60以及辅助走线层75的一种相对位置关系图，并不代表显示面板100的实际膜层结构。事实上，像素驱动电路31可能会由多个膜层堆叠形成，而为了更清楚地体现本发明的技术内容，在此仅用单一的填充结构代表本申请中的像素驱动电路31。例如，图3所示为本申请实施例所提供的显示面板的一种膜层结构图，在发光元件20朝向衬底基板10的一侧，包括栅极金属层11和源漏极金属层12，本申请中的电源信号线可以与栅极金属层11同层设置，亦可与源漏极金属层12同层设置，当电源信号线与栅极金属层同层设置时，与该电源信号线对应的连接过孔可沿垂直于衬底基板所在平面的方向贯穿栅极金属层朝向衬底基板一侧的所有膜层；当电源信号线与源漏极金属层同层设置时，与该电源信号线对应的连接过孔可沿垂直于衬底基板所在平面的方向贯穿源漏极金属层朝向衬底基板一侧的所有膜层。当然，在本申请的一些其他实施例中，电源信号线还可设置于显示面板上的其他膜层，对应的连接过孔只要沿垂直于衬底基板所在平面的方向贯穿电源信号线所在膜层朝向衬底基板一侧的所有膜层即可，本申请对此不进行具体限定。
在实际应用过程中，像素驱动电路31的电路结构图可参考图4，图4所示为本申请实施例所提供的显示面板100中像素驱动电路31与发光元件20的一种连接示意图，图4所示的像素驱动电路31为2T1C的结构，该像素驱动电路31包括开关晶体管T1、驱动晶体管T2和存储电容C1，在实际应用过程中，开关晶体管T1的栅极接收控制信号，使该开关晶体管T1导通，数据信号经由导通的开关晶体管T1传输至驱动晶体管T2，驱动晶体管T2的栅极接收数据信号，第一极接收电源信号线50传输的电源信号，形成驱动发光元件20发光的驱动电流，以使得发光元件20得以发光。当然，在本申请的一些其他实施例中，像素驱动电路31还可采用任何其他可行的电路结构，例如7T1C等等，本申请在此不进行具体限定。
具体地，继续参考图1和图2，本申请所提供的显示面板100中，在衬底基板10的一侧设置有像素电路层30，像素电路层30包括多个像素驱动电路31，至少部分相邻的两个像素驱动电路31之间形成间隔区40，像素驱动电路31通过电源信号端获取电源电压；请参考图4，像素驱动电路31与发光元件20一一对应电连接，由像素驱动电路31来控制发光元件20的发光；特别是，本申请在上述间隔区40引入了多个连接过孔60，连接过孔60沿垂直于衬底基板10的方向至少贯穿衬底基板10，同时在衬底基板10远离像素电路层30的一侧引入了辅助走线层75，辅助走线层75包括至少一条辅助走线70；至少部分电源信号线50通过连接过孔60与辅助走线70电连接，使得至少部分电源信号线50与辅助走线70并联连接，或者，至少部分电源信号线50通过辅助走线70与其他同类的电源信号线50并联。如此，相当于为显示面板100上的至少部分电源信号线50并联了信号走线(此处的信号走线可体现为辅助走线70或与电源信号线50同类型的其他电源信号线)，使得与发光元件20所电连接的电源信号线50的阻抗降低，进而有利于减小显示面板100中电源信号线50上的压降，减小显示面板100在电源信号线50的延伸方向的不同区域的亮度差异，进而有利于提高显示面板100的显示亮度均匀性，有利于提升用户的视觉体验效果。此外，本申请将辅助走线70设置在衬底基板10远离像素电路层30的一侧时，即，将辅助走线70设置于衬底基板10的背面时，由于衬底基板10的背面无电路布设，因此在衬底基板10的背面有足够的空间来布设辅助走线70，而且辅助走线70的厚度也不受其他膜层结构影响，因此，相比于在正面布设辅助走线70的方式，本申请在背面布设辅助走线70，能够根据实际需要灵活设辅助走线70的宽度、长度及厚度等而不受其他因素的影响，因而对降低显示面板100的压降而言具有更佳的效果。
图5所示为本申请实施例所提供的显示面板100中像素驱动电路31的一种排布示意图，图6所示为图5中像素驱动电路31的一种BB’截面图，图5和图6所示实施例示出了像素驱动电路31形成多个电路组80以及电路组80与间隔区40的相对位置示意图。需要说明的是，为清楚体现本发明的方案，图5和图6所示实施例仅以矩形点状填充结构来表示一个像素驱动电路31，事实上，一个像素驱动电路31的具体构成可参考图4所示的结构或者其他可行的结构。
可选地，继续参考图5和图6，多个像素驱动电路31形成多个电路组80，各电路组80中分别包括至少两个像素驱动电路31，间隔区40位于相邻的两个电路组80之间。
具体地，该实施例示出了一个电路组80包括四个像素驱动电路31的情形，通常像素驱动电路31在显示面板100上是均匀排布的，各个相邻的像素驱动电路31之间难以有足够的空间来设置连接过孔60。本申请通过电路组80的方式对显示面板100上的像素驱动电路31进行了聚集排布，对应到图5和图6中，相当于将四个像素驱动电路31聚集到一起，从而使得相邻的两个电路组80之间型形成了间隔区40，得以设置连接过孔60，从而通过该连接过孔60，实现至少部分电源信号线50与辅助走线70的并联连接，或者实现至少部分电源信号线50通过辅助走线70与其他同类电源信号线50的并联，从而有利于减小显示面板100在电源信号线50的延伸方向上的压降，进而有利于提升显示面板100的显示亮度均匀性。
可选地，请参考图4，本申请实施例所提供的显示面板100中，像素驱动电路31包括薄膜晶体管，位于同一电路组80内的不同像素驱动电路31中的薄膜晶体管之间的最小距离为A，分别位于不同电路组80内的薄膜晶体管之间的最小距离为B，A＜B。
具体地，图4示出了一个像素驱动电路31包括2个薄膜晶体管的情形，需要说明的是，图4仅示出了一个像素驱动电路31中2个薄膜晶体管的一种连接示意图，并不代表各个薄膜晶体管在显示面板100上的实际排布方式及距离。请结合图4至图6，本申请将同一电路组80内不同像素驱动电路31中的薄膜晶体管之间的最小距离A设置为小于不同电路组80内的薄膜晶体管之间的最小距离B，相当于压缩了同一电路组80中不同像素驱动电路31之间的距离，即将同一电路组80中的像素驱动电路31进行聚集排布，从而增加了不同电路组80之间的距离，形成了间隔区40，用以设置连接过孔60，从而通过该连接过孔60，实现至少部分电源信号线50与辅助走线70的并联连接，或者实现至少部分电源信号线50通过辅助走线70与其他同类电源信号线50的并联，从而有利于减小显示面板100在电源信号线50的延伸方向上的压降，进而有利于提升显示面板100的显示亮度均匀性。此外，本申请减小同一电路组80内不同像素驱动电路31中薄膜晶体管之间的最小距离，无需改变各像素驱动电路31内部的连接关系，从而实现了真正意义上的像素电路聚集排布设计。
可选地，继续参考图5和图6，沿相邻的两个电路组80的排列方向，间隔区40的宽度为D0，D0≥20μm。具体地，本申请将间隔区40的宽度设置为D0≥20μm时，使得间隔区40所能够提供的用以设置连接过孔60的空间足够大，避免间隔区40的宽度过小而导致电源信号线50无法通过连接过孔60与辅助走线70形成可靠电连接，因此，D0≥20μm的设计方式，有利于增大连接过孔60的尺寸，从而有利于提高电源信号线50与辅助走线70之间的电连接的可靠性，进而确保辅助走线70的引入能够有效降低电源信号线50的压降，以提升显示面板100的显示亮度均匀性。
可选地，请参考图5，各电路组80中任意相邻两个像素驱动电路31之间的间距均小于间隔区40的宽度。具体地，本申请将同一电路组80中任意相邻的两个像素驱动电路31之间的间距设置得小于间隔区40的宽度，同样相当于将同一电路组80中的像素驱动电路31进行了聚集排布，从而在显示面板100上节约出更大的空间来形成间隔区40，以设置连接过孔60，因而同样有利于减小显示面板100在电源信号线50的延伸方向上的压降，进而有利于提升显示面板100的显示亮度均匀性。
可选地，图7所示为本申请实施例所提供的另一种显示面板100的平面结构示意图，该实施例示出了显示面板100中的电源信号线50包括PVDD信号线51和PVEE信号线52的情形。附图中以线条的粗细来区分PVDD信号线和PVEE信号线，并不代表实际的尺寸。
需要说明的是，本申请所提及的PVDD指的是Pixel VDD，PVEE指的是Pixel VEE，其中，Pixel代表像素，VDD代表正性电压，VEE代表负性电压。因此，PVDD代表向像素提供正性电压，PVEE代表向像素提供负性电压。
请结合图4和图7，本申请实施例所提供的显示面板100中，电源信号线50包括多条PVDD信号线51和多条PVEE信号线52，PVDD信号线51用于提供正性电源信号，PVEE信号线52用于提供负性电源信号；PVDD信号线51和PVEE信号线52均沿第一方向排布并沿第二方向延伸，第一方向和第二方向均与显示面板100的出光面平行，且第一方向与第二方向相交；显示面板100上设置有驱动芯片90，各PVDD信号线51分别连接至驱动芯片90的PVDD端91，各PVEE信号端分别连接至驱动芯片90的PVEE端92；
与辅助走线70并联连接的电源信号线50为PVDD信号线51和PVEE信号线52中的至少一种，辅助走线70连接至PVDD端91和PVEE端92中的至少一端。
具体地，在本申请的一种可选实施例中，与辅助走线70并联连接的电源信号线50可仅为PVDD信号线51，此时，位于衬底基板10背面(即衬底基板10远离像素电路层一侧)的辅助走线70还连接到驱动芯片90的PVDD端91，以实现PVDD信号线51与辅助走线70的并联，为PVDD信号线51并联辅助走线70的方式，有利于降低PVDD信号线51的阻抗，从而有利于降低PVDD信号线51的压降，进而有利于减小显示面板100中靠近驱动芯片90一侧的与远离驱动芯片90一侧的亮度差异，从而有利于提升显示面板100的显示均匀性。
在本申请的另一可选实施例中，与辅助走线70并联连接的电源信号线50还可仅为PVEE信号线52，此时，位于衬底基板10背面(即衬底基板10远离驱动电路层一侧)的辅助走线70还连接到驱动芯片90的PVEE端92，以实现PVEE信号线52与辅助走线70的并联，为PVEE信号线52并联辅助走线70的方式，有利于降低PVEE信号线52的阻抗，从而有利于降低PVEE信号线52的压降，进而有利于减小显示面板100中靠近驱动芯片90一侧的与远离驱动芯片90一侧的亮度差异，从而有利于提升显示面板100的显示均匀性。
在本申请的再一可选实施例中，与辅助走线70并联连接的电源信号线50可同时包括PVDD信号线51和PVEE信号线52，此时，与PVDD信号线51并联的辅助走线70和与PVEE信号线52并联的辅助走线70相互绝缘，且与PVDD信号线51并联的辅助走线70与驱动芯片90的PVDD端91电连接，与PVEE信号线52并联的辅助走线70与驱动芯片90的PVEE端92电连接。当分别给PVDD信号线51和PVEE信号线52并联辅助走线70时，有利于同时降低PVDD信号线51和PVEE信号线52的阻抗，从而有利于降低PVDD信号线51和PVEE信号线52的压降，因此更加有利于提高显示面板100的显示均匀性。
可选地，图8所示为本申请实施例所提供的显示面板100中像素驱动电路31的另一种排布示意图，图9所示为图8中像素驱动电路31的一种CC’截面图，图8和图9示出了与辅助走线70并联的电源信号线50包括PVDD信号线51和PVEE信号线52的情形。
继续参考图8和图9，连接过孔60包括第一连接过孔61和第二连接过孔62，辅助走线70包括第一辅助走线71和第二辅助走线72；PVDD信号线51通过第一连接过孔61与第一辅助走线71电连接，PVEE信号线52通过第二连接过孔62与第二辅助走线72电连接；其中，第一辅助走线71与PVDD端91电连接，第二辅助走线72与PVEE端92电连接。
具体地，本申请将连接过孔60和辅助走线70分别进行了区分，连接过孔60包括第一连接过孔61和第二连接过孔62，辅助走线70包括第一辅助走线71和第二辅助走线72，其中，PVDD信号线51通过第一连接过孔61与第一辅助走线71电连接，PVEE信号线52通过第二连接过孔62与第二辅助走线72电连接，由于第一辅助走线71与驱动芯片90的PVDD端91电连接，第二辅助走线72与驱动芯片90的PVEE端92电连接，如此实现了PVDD信号线51与第一辅助走线71的并联连接，同时实现了PVEE信号线52与第二辅助走线72的并联连接。第一辅助走线71的引入有利于减小PVDD信号线51的整体阻抗，从而有利于减小PVDD信号线51从靠近驱动芯片90的一端到远离驱动芯片90的一端的压降，因此有利于提升显示面板100的显示均匀性。第二辅助走线72的引入有利于减小PVEE信号线52的整体阻抗，从而有利于减小PVEE信号线52从靠近驱动芯片90的一端到远离驱动芯片90的一端的压降，同样有利于提升显示面板100的显示均匀性。因此，本申请为PVDD信号线51和PVEE信号线52分别并联第一辅助走线71和第二辅助走线72的方式，减小了PVDD信号线51和PVEE信号线52的整体阻抗，更加有利于提升显示面板100的显示均匀性。
可选地，图10所示为本申请实施例所提供的显示面板100中像素驱动电路31的另一种排布示意图，该实施例示出了与辅助走线70并联的电源信号线50包括PVDD信号线51和PVEE信号线52时，第一辅助走线71至少连接两条PVDD信号线51，第二辅助走线72至少连接两条PVEE信号线52的情形。需要说明的是，图10中以虚线的形式来体现位于衬底基板背面的第一辅助走线71和第二辅助走线72，图10中第一辅助走线71和第二辅助走线72均体现为直线结构，在本申请的一些其他实施例中，第一辅助走线71和第二辅助走线72还可为折线等结构，本申请对此不进行具体限定。
继续参考图10，连接过孔60包括第一连接过孔61和第二连接过孔62，辅助走线70包括第一辅助走线71和第二辅助走线72；电源信号线50包括PVDD信号线51和PVEE信号线52，PVDD信号线51用于提供正性电源信号，PVEE信号线52用于提供负性电源信号；PVDD信号线51和PVEE信号线52均沿第一方向排布并沿第二方向延伸，第一方向和第二方向均与显示面板100的出光面平行，且第一方向与第二方向相交；显示面板100上设置有驱动芯片，各PVDD信号线51分别连接至驱动芯片的PVDD端，各PVEE信号线52分别连接至驱动芯片的PVEE端；第一辅助走线71电连接PVDD端，第二辅助走线72电连接PVEE端；PVDD信号线51通过第一连接过孔61与第一辅助走线71电连接，PVEE信号线52通过第二连接过孔62与第二辅助走线72电连接；其中，第一辅助走线71电连接至少两条PVDD信号线51，第二辅助走线72电连接至少两条PVEE信号线52。
具体地，PVDD信号线51通过第一连接过孔61与第一辅助走线71电连接，且第一辅助走线71连接至少两条PVDD信号线51，如此使得至少两条PVDD信号线51均与第一辅助走线71并联，从而使得至少两条PVDD信号线51的阻挡均得到降低，因此有利于减小显示面板100从靠近驱动芯片90的一侧到远离驱动芯片90的一侧的压降，因而有利于提升显示面板100的显示均匀性。另外，PVEE信号线52通过第二连接过孔62与第一辅助走线71电连接，且第一辅助走线71连接至少两条PVEE信号线52，如此使得至少两条PVEE信号线52均与第一辅助走线71并联，从而使得至少两条PVEE信号线52的阻挡均得到降低，因此有利于减小显示面板100从靠近驱动芯片90的一侧到远离驱动芯片90的一侧的压降，同样有利于提升显示面板100的显示均匀性。
可选地，图11所示为本申请实施例所提供的显示面板100中像素驱动电路31的另一种排布示意图，图11示出了像素驱动电路31形成多个电路列的情形。
请参考图11，像素驱动电路31形成多个电路列，同一电路列中，多个像素驱动电路31沿着第二方向排布；一个电路组80包括一个电路列88；间隔区40包括多个第一间隔41，第一间隔41位于相邻两个电路列88之间；多个第一间隔41沿第二方向延伸；至少部分第一间隔41中同时设置有第一连接过孔61和第二连接过孔62。
具体地，该实施例中，一个电路列88中的各像素驱动电路31聚集排布形成一个电路组80，多个电路组80沿第一方向排布，沿第一方向相邻的两个电路组80之间的区域为本申请中的间隔区40。间隔区40包括多个沿第二方向延伸的第一间隔41，至少部分第一间隔41中同时设置有第一连接过孔61和第二连接过孔62。现有技术中，多个像素驱动电路31在显示面板100上通常是均匀排布的，本申请在现有技术中多个像素驱动电路31均匀排布的基础上，将至少部分像素驱动电路31进行聚集排布，例如，假设显示面板100上有多个子电路列88，分别为奇数子电路列88和偶数子电路列88，在进行聚集排布时，在图11所示视角下，可保持奇数子电路列88的位置不变，将偶数子电路列88向与其相邻的(即位于偶数子电路列88左侧的)奇数子电路列88靠拢，从而使得一个奇数子电路列88和一个偶数子电路列88聚集排布形成本申请的一个电路列88，进而构成本申请的一个电路组80。因此，在实际制作过程中，保持部分子电路列88位置不变，平移另一部分子像素列即可形成图11所示的像素驱动电路31聚集，形成方式简单。此外，在同一第一间隔41中同时设置第一连接过孔61和第二连接过孔62，有利于充分利用第一间隔41的空间，更好地实现降低PVDD信号线51和PVEE信号线52的阻抗的效果。
可选地，继续参考图11，沿第一方向，第一连接过孔61排布于不同的第一间隔41中，形成至少一行第一连接过孔61；沿第一方向，第二连接过孔62排布于不同的第一间隔41中，形成至少一行第二连接过孔62；一行第一连接过孔61中的各第一连接过孔61通过同一第一连接走线21与各PVDD信号线51电连接，一行第二连接过孔62中的各第二连接过孔62通过同一第二连接走线22与各PVEE信号线52电连接。
具体地，同一第一间隔41中，第一连接过孔61与第二连接过孔62沿第一间隔41的延伸方向(即第二方向)交替排布；同一平行于第一方向的直线上，排布于不同第一间隔41中的过孔为同类过孔，也就是说，多个第一连接过孔61位于平行于第一方向的直线上，多个第二连接过孔62位于平行于第一方向的直线上。位于沿第一方向延伸的同一直线上的第一连接过孔61通过同一第一连接走线21与各PVDD信号线51电连接，如此，通过沿第一方向延伸的同一第一连接走线21即可实现与显示面板100中各PVDD信号线51的电连接，因而有利于简化显示面板100中布线的复杂度。同理，位于沿第一方向延伸的同一直线上的第二连接过孔62通过同一第一乙连接走线与各PVEE信号线52电连接，如此，通过沿第一方向延伸的同一第二连接走线22即可实现与显示面板100中各PVEE信号线51的电连接，因此同样有利于简化显示面板100中布线的复杂度。
可选地，继续参考图12，图12所示为本申请实施例所提供的显示面板100中像素驱动电路31的另一种排布示意图，图12示出了多个电路组80阵列排布的情形，该实施例中仅以一个电路组80包括四个像素驱动电路31为例进行说明，而且各个电路组80中所包含的像素驱动电路31的数量相同。在本申请的一些其他实施例中，一个电路组80中所包含的像素驱动电路31的数量还可以为其他数量，本申请对此不进行具体限定。
继续参考图12，电路组80沿着第一方向与第二方向阵列排布，电路组列82之间为第一隔区43，电路组行81之间为第二隔区44；间隔区40位于第一隔区43与第二隔区44交叉处。
具体地，电路组80沿着第一方向和第二方向阵列排布形成电路组行81和电路组列82，电路组列82之间形成沿第二方向延伸的多个第一隔区43，电路组行81之间形成沿第一方向延伸的多个第二隔区44，本申请中的间隔区40位于第一隔区43和第二隔区44的交叉处，也即位于四个相邻的电路组80的对角区域，或者在图所示视角下，位于同一电路组80的左上角、左下角、右上角或右下角对应的区域。本申请将电路组80沿第一方向和第二方向阵列排布，在实际制作过程中，在衬底基板10上按照阵列排布的方式形成对应的电路组80即可，制作方式简单。同时在任意四个相邻的电路组80的对角区域形成间隔区40，用以设置连接过孔，从而实现减小PVDD信号线51和PVEE信号线52阻抗的技术效果。需要说明的是，当将间隔区40设置在四个相邻的电路组80的对角区域时，不占用沿第一方向相邻的两个电路组80之间的空间，因此与位于同一行的像素驱动电路31电连接的各PVDD信号线51可通过一条沿第一方向延伸的走线实现电连接，从而实现各PVDD信号线51的并联连接；与位于同一行的像素驱动电路31电连接的各PVEE信号线52也可通过一条沿第一方向延伸的走线实现电连接，从而实现各PVEE信号线52的并联连接；因此同样有利于在一定程度上减小PVDD信号线51和PVEE信号线52的阻抗，降低PVDD信号线51和PVEE信号线52从靠近驱动芯片的一侧到远离驱动芯片的一侧的压降，同样有利于改善显示面板100亮度不均的问题。
可选地，请继续参考图12，沿着第一方向，第一连接过孔61和第二连接过孔62交替排布；沿着第二方向，第一连接过孔61相邻排布，第二连接过孔62相邻排布。也就是说，同一第一隔区43内，设置的连接过孔60的类型相同，即同一第一隔区43内，均设置第一连接过孔61，或均设置第二连接过孔62，且沿第一方向相邻的两个第一隔区43内所设置的连接过孔60的类型不同。如此，与同一列像素驱动电路31电连接的PVDD信号线51通过同一第一隔区43内的第一连接过孔61即可实现与同一第一辅助走线的电连接，与同一列像素驱动电路31电连接的PVEE信号线52通过同一第一隔区43内的第二连接过孔62即可实现与同一第二辅助走线的电连接，在降低PVDD信号线51和PVEE信号线52的阻抗，提升显示面板100的显示亮度均匀性的同时，还有利于降低显示面板100中衬底基板10朝向显示面板100的出光面一侧的布线的复杂度，进而有利于简化显示面板100的制作工艺。
可选地，图13所示为本申请实施例所提供的显示面板100中像素驱动电路31的另一种排布示意图，图13示出了电路组80形成网格结构的一种实施例。
请参考图13，电路组80形成多个电路组列82和多个电路组行81，同一电路组列82中，多个像素驱动电路31沿着第二方向排布；同一电路组行81中，多个像素驱动电路31沿着第一方向排布；电路组列82和电路组行81交叉排布，形成网格结构；间隔区40位于网格结构的网孔中。
具体地，继续参考图13，多个像素驱动电路31沿着第二方向排布形成电路组列82，多个像素驱动电路31沿着第一方向排布形成电路组行81，电路组行81和电路组列82交叉排布形成网格结构。也就是说，电路组80沿着网格的网格线连续排布。间隔区40在第一方向和第二方向的四面分别与一个电路组80相邻，一个间隔区40可对应一个过孔。本申请将电路组行81和电路组列82交叉形成网格结构时，网格结构中的网孔位置是固定的，将间隔区40设置在网孔中时，能够精确限定连接过孔60在显示面板100中的位置，从而有利于简化连接过孔60在形成过程中的定位复杂度。
可选地，继续参考图13，一个网孔中设置一个连接过孔60；沿着第一方向，第一连接过孔61相邻排布，第二连接过孔62相邻排布；沿着第二方向，第一连接过孔61和第二连接过孔62交替排布。也就是说，沿着第一方向相邻的网孔中设置同类过孔，沿着第二方向不同类型的过孔交替设置。如此，与位于同一行的像素驱动电路31电连接的PVDD信号线51可通过一行第一连接过孔61与同一第一辅助走线电连接，以实现各PVDD信号线51与第一辅助走线的并联连接，从而有利于降低各PVDD信号线51的阻抗，减小各PVDD信号线51的压降；与位于同一行的像素驱动电路31电连接的PVEE信号线52可通过一行第二连接过孔62与同一第二辅助走线电连接，以实现各PVEE信号线52与第二辅助走线的并联连接，从而有利于降低各PVEE信号线52的阻挡，减小PVEE信号线52的压降；因此，有利于减小显示面板100从靠近驱动芯片的一侧到远离驱动芯片的一侧的亮度差异，因而有利于提升显示面板100的显示亮度均匀性。
可选地，图14所示为本申请实施例所提供的显示面板100中第一连接过孔61的一种排布示意图，该实施例示出了当显示面板100上仅包含第一连接过孔61时第一连接过孔61在显示面板100上的排布示意。
请参考图14，从靠近驱动芯片90的一侧到远离驱动芯片90的一侧，显示面板100上单位面积内所包含的第一连接过孔61的数量递减。对于同一PVDD信号线，由于从靠近驱动芯片90的一侧到远离驱动芯片90的一侧其阻抗逐渐变大，因此同一PVDD信号线中，靠近驱动芯片90的一侧电流较大，远离驱动芯片90的一侧电流较小，当将PVDD信号线通过第一连接过孔61与第一辅助走线电连接时，由于靠近驱动芯片90的一侧电流较大，PVDD信号线中靠近驱动芯片90的线段中与第一连接过孔61连接的部分和未与第一连接过孔61连接的部分的压降将较大；因此，当在靠近驱动芯片90的一侧引入密度较大即数量较多的第一连接过孔61时，有利于减小此部分压降。由于远离驱动芯片90的一侧电流较大，PVDD信号线中远离驱动芯片90的线段中与第一连接过孔61连接的部分和未与第一连接过孔61连接的部分的压降将较小，因此将远离驱动芯片90的区域第一连接过孔61的密度设置得较小时，有利于平衡PVDD信号线的整体压降，提升显示面板100的整体显示亮度均匀性。
图15所示为本申请实施例所提供的显示面板100中第二连接过孔62的一种排布示意图，该实施例示出了当显示面板100上仅包含第二连接过孔62时第二连接过孔62在显示面板100上的排布示意。
请参考图15，从靠近驱动芯片90的一侧到远离驱动芯片90的一侧，显示面板100上单位面积内所包含的第二连接过孔62的数量递减。对于同一PVEE信号线，由于从靠近驱动芯片90的一侧到远离驱动芯片90的一侧其阻抗逐渐变大，因此同一PVEE信号线中，靠近驱动芯片90的一侧电流较大，远离驱动芯片90的一侧电流较小，当将PVEE信号线通过第二连接过孔62与第二辅助走线电连接时，由于靠近驱动芯片90的一侧电流较大，PVEE信号线中靠近驱动芯片90的线段中与第二连接过孔62连接的部分和未与第二连接过孔62连接的部分的压降将较大；因此，当在靠近驱动芯片90的一侧引入密度较大即数量较多的第二连接过孔62时，有利于减小此部分压降。由于远离驱动芯片90的一侧电流较大，PVEE信号线中远离驱动芯片90的线段中与第二连接过孔62连接的部分和未与第二连接过孔62连接的部分的压降将较小，因此将远离驱动芯片90的区域第二连接过孔62的密度设置得较小时，有利于平衡PVEE信号线的整体压降，提升显示面板100的整体显示亮度均匀性。
图16所示为本申请实施例所提供的显示面板100中第一连接过孔61和第二连接过孔62的一种排布示意图，该实施例示出了显示面板100中同时设置有第一连接过孔61和第二连接过孔62时，第一连接过孔61和第二连接过孔62在显示面板100中的排布示意。当显示面板100中同时设置有第一连接过孔61和第二连接过孔62时，从靠近驱动芯片90的一侧到远离驱动芯片90的一侧，显示面板100上单位面积内所包含的第一连接过孔61的数量递减，显示面板100上单位面积内所包含的第二连接过孔62的数量递减。基于同样的理由，此种设计方式有利于平衡显示面板100中PVDD信号线和PVEE信号线的整体压降，从而有利于提升显示面板100的整体亮度的均匀性。
可选地，继续参考图16，连接过孔60的直径为D1，1μm≤D1≤1mm。当将连接过孔60的直径设置为小于1μm时，直径过小，不利于电源信号线50与辅助走线70之间的可靠电连接；当将连接过孔60的直径设置为大于1mm时，该直径又过大，占用显示面板100的空间较大，不利于实现显示面板100上空间的合理利用。因此，本申请将连接过孔60的直径设置为1μm≤D1≤1mm，既有利于实现电源信号线与辅助走线之间的可靠电连接，还能合理利用显示面板100的空间，避免对聚集排布的像素驱动电路之间形成短路的可能。
可选地，请参考图1，发光元件20沿第一方向和第二方向阵列排布；沿第一方向任意相邻的两个发光元件20的中心距相等，沿第二方向任意相邻的两个发光元件20的中心距相等。也就是说，本申请所提供的显示面板100中，虽然与发光元件20一一对应电连接的像素驱动电路31进行了聚集排布，但是发光元件20在显示面板100上还是呈现均匀排布的，发光元件20均匀排布的方式同样有利于与提升显示面板100的显示亮度均匀性。
基于同一发明构思，本发明实施例提供一种显示装置，包括如上的显示面板。
请参考图17，图17所示为本发明提供的一种显示装置200的平面结构示意图。图17提供的显示装置200包括本发明上述任一实施例提供的显示面板100。图17实施例仅以手机为例，对显示装置进行说明，可以理解的是，本发明实施例提供的显示装置，可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置，本发明对此不作具体限制。本发明实施例提供的显示装置，具有本发明实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于像素驱动电路的具体说明，本实施例在此不再赘述。
综上，本发明提供的显示面板及显示装置，至少实现了如下的有益效果：
本申请所提供的显示面板及显示装置中，在衬底基板的一侧设置有像素电路层，像素电路层包括多个像素驱动电路，至少部分相邻的两个像素驱动电路之间形成间隔区，像素驱动电路通过电源信号端获取电源电压；像素驱动电路与发光元件一一对应电连接，由像素驱动电路来控制发光元件的发光；特别是，本申请在上述间隔区引入了多个连接过孔，连接过孔沿垂直于衬底基板的方向至少贯穿衬底基板，同时在衬底基板远离像素电路层的一侧引入了辅助走线层，辅助走线层包括至少一条辅助走线；至少部分电源信号线通过连接过孔与辅助走线电连接，使得至少部分电源信号线与辅助走线并联连接，或者，至少部分电源信号线通过辅助走线与其他同类的电源信号线并联。如此，相当于为显示面板上的至少部分电源信号线并联了信号走线(体现为辅助走线或与电源信号线同类型的其他电源信号线)，使得与发光元件电连接的电源信号线的阻抗降低，进而有利于减小显示面板中电源信号线上的压降，减小显示面板在电源信号线的延伸方向的不同区域的亮度差异，进而有利于提高显示面板和显示装置的显示亮度均匀性，有利于提升用户的视觉体验效果。此外，本申请将辅助走线设置在衬底基板远离像素电路层的一侧时，即，将辅助走线设置于衬底基板的背面时，由于衬底基板的背面无电路布设，因此在衬底基板的背面有足够的空间来布设辅助走线，而且辅助走线的厚度也不受其他膜层结构影响，因此，相比于在正面布设辅助走线的方式，本申请在背面布设辅助走线，能够根据实际需要灵活设辅助走线的宽度、长度及厚度等而不受其他因素的影响，因而对降低显示面板的压降而言具有更佳的效果。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (14)
1.一种显示面板，其特征在于，包括：
衬底基板；
位于所述衬底基板一侧的像素电路层，所述像素电路层包括多个像素驱动电路，至少部分相邻的两个像素驱动电路之间形成间隔区；所述像素驱动电路包括至少一个电源信号端，所述电源信号端与显示面板中的电源信号线电连接；
位于所述像素电路层远离所述衬底一侧的发光元件，所述发光元件与所述像素驱动电路一一对应电连接；
多个连接过孔，所述连接过孔沿垂直于所述衬底基板的方向至少贯穿所述衬底基板；所述连接过孔在所述衬底基板所在平面的正投影位于所述间隔区；
辅助走线层，位于所述衬底基板远离所述像素电路层的一侧，包括至少一条辅助走线，所述电源信号线和所述辅助走线通过所述连接过孔电连接，其中，至少部分所述电源信号线与所述辅助走线并联连接，或者通过所述辅助走线与其他同类所述电源信号线并联；
所述电源信号线包括多条PVDD信号线和多条PVEE信号线，所述PVDD信号线用于提供正性电源信号，所述PVEE信号线用于提供负性电源信号；所述PVDD信号线和所述PVEE信号线均沿第一方向排布并沿第二方向延伸，所述第一方向和所述第二方向均与所述显示面板的出光面平行，且所述第一方向与所述第二方向相交；所述显示面板上设置有驱动芯片，各所述PVDD信号线分别连接至所述驱动芯片的PVDD端，各所述PVEE信号线分别连接至所述驱动芯片的PVEE端；
与所述辅助走线并联连接的所述电源信号线为PVDD信号线和PVEE信号线中的至少一种，所述辅助走线连接至所述PVDD端和所述PVEE端中的至少一端；
所述连接过孔包括第一连接过孔和第二连接过孔，所述辅助走线包括第一辅助走线和第二辅助走线；
所述PVDD信号线通过所述第一连接过孔与所述第一辅助走线电连接，所述PVEE信号线通过所述第二连接过孔与所述第二辅助走线电连接；
其中，所述第一辅助走线与所述PVDD端电连接，所述第二辅助走线与所述PVEE端电连接；
所述像素驱动电路形成多个电路列，同一所述电路列中，多个所述像素驱动电路沿着所述第二方向排布；一个电路组包括一个所述电路列；所述间隔区包括多个第一间隔，第一间隔位于相邻两个电路列之间；多个第一间隔沿第二方向延伸；至少部分所述第一间隔中同时设置有间隔排布的所述第一连接过孔和所述第二连接过孔。
2.根据权利要求1所述的显示面板，其特征在于，多个所述像素驱动电路形成多个电路组，各所述电路组中分别包括至少两个像素驱动电路，所述间隔区位于相邻的两个所述电路组之间。
3.根据权利要求2所述的显示面板，其特征在于，所述像素驱动电路包括薄膜晶体管，位于同一所述电路组内的不同像素驱动电路中的薄膜晶体管之间的最小距离为A，分别位于不同电路组内的薄膜晶体管之间的最小距离为B，A＜B。
4.根据权利要求2所述的显示面板，其特征在于，沿相邻的两个所述电路组的排列方向，所述间隔区的宽度为D0，D0≥20μm。
5.根据权利要求4所述的显示面板，其特征在于，各所述电路组中任意相邻两个像素驱动电路之间的间距均小于所述间隔区的宽度。
6.根据权利要求1所述的显示面板，其特征在于，所述第一辅助走线电连接至少两条所述PVDD信号线，所述第二辅助走线电连接至少两条所述PVEE信号线。
7.根据权利要求1所述的显示面板，其特征在于，沿所述第一方向，所述第一连接过孔排布于不同的所述第一间隔中，形成至少一行第一连接过孔；沿所述第一方向，所述第二连接过孔排布于不同的所述第一间隔中，形成至少一行第二连接过孔；
一行第一连接过孔中的各所述第一连接过孔通过同一第一连接走线与各所述PVDD信号线电连接，一行第二连接过孔中的各所述第二连接过孔通过同一第二连接走线与各所述PVEE信号线电连接。
8.根据权利要求1或6所述的显示面板，其特征在于，电路组沿着第一方向与第二方向阵列排布，电路组列之间为第一隔区，电路组行之间为第二隔区；所述间隔区位于所述第一隔区与所述第二隔区交叉处。
9.根据权利要求6所述的显示面板，其特征在于，沿着所述第一方向，所述第一连接过孔和所述第二连接过孔交替排布；沿着所述第二方向，所述第一连接过孔相邻排布，所述第二连接过孔相邻排布。
10.根据权利要求1或6所述的显示面板，其特征在于，电路组形成多个电路组列和多个电路组行，同一所述电路组列中，多个像素驱动电路沿着所述第二方向排布；同一所述电路组行中，多个像素驱动电路沿着所述第一方向排布；
所述电路组列和电路组行交叉排布，形成网格结构；所述间隔区位于所述网格结构的网孔中。
11.根据权利要求10所述的显示面板，其特征在于，一个所述网孔中设置一个连接过孔；沿着所述第一方向，所述第一连接过孔相邻排布，所述第二连接过孔相邻排布；沿着所述第二方向，所述第一连接过孔和所述第二连接过孔交替排布。
12.根据权利要求1所述的显示面板，其特征在于，所述连接过孔的直径为D1，1μm≤D1≤1mm。
13.根据权利要求1所述的显示面板，其特征在于，所述发光元件沿第一方向和第二方向阵列排布；沿所述第一方向任意相邻的两个发光元件的中心距相等，沿所述第二方向任意相邻的两个发光元件的中心距相等。
14.一种显示装置，其特征在于，包括权利要求1至13中任一所述的显示面板。
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