CN111052306B - 衬底及其制备方法 - Google Patents

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Abstract

一种衬底及其制备方法，属于半导体领域。衬底包括：基础衬底(10)；薄膜层(11)，其中所述薄膜层(11)覆盖部分所述基础衬底(10)的表面，使所述基础衬底(10)具有未被所述薄膜层(11)覆盖的裸露表面(100)；以及凹孔(101)，位于至少部分所述裸露表面(100)上。该衬底具有凹孔，可以释放当在衬底上生长外延层时由于晶格失配和热失配所产生的应力，降低因压力过大而导致产生缺陷和裂纹的风险，从而减小后续在该衬底上制备得到的半导体的翘曲度，使其具有更好的质量与性能。

Description

衬底及其制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种衬底及其制备方法。
背景技术
III-V族化合物半导体如GaAs、InP、GaN等相对于Ge、Si等传统的半导体而言，具有电子迁移率高、禁带宽度大等优点，在微波及光电器件领域有广泛的应用。目前，生长III-V族化合物半导体常用的衬底有蓝宝石衬底、硅衬底和碳化硅衬底等。但上述衬底在生长III-V族化合物半导体(如GaN)时存在如晶格失配和热应力失配等问题，会在生长出的GaN外延层中产生翘曲甚至龟裂，同时会导致GaN外延层的穿透位错密度高，影响材料及器件的性能，给后续的器件加工工艺造成困难，提高生产成本。已知的现有技术中通过对衬底进行光刻，制作图形化，或者在外延层中间加入缓冲层来解决相关问题。
在实现本发明过程中，发明人发现现有技术中至少存在如下问题：
在衬底上低成本生长高质量的III-V族化合物半导体结构是较困难的，
1)对衬底进行光刻或刻蚀，制作图形化的衬底，但其工艺复杂，生产成本高，还可能对后续生长的外延层造成沾污。
2)在外延层中间加入缓冲层，如多层AlGaN等，可以积聚应力，平衡外延层中由衬底施加的热张应力，实现衬底上外延层的翘曲控制。但是此结构依然存在很高的穿透位错密度，应力释放变快，限制外延层的生长厚度。
发明内容
本发明的目的在于提供一种衬底及其制造方法，其可解决在制备过程中因晶格失配和热应力失配会产生的应力的问题。
本发明的一实施例公开了一种衬底，包括：基础衬底；薄膜层，其中所述薄膜层覆盖部分所述基础衬底的表面，使基础衬底具有未被所述薄膜层覆盖的裸露表面；以及凹孔，位于至少部分所述裸露表面上。
优选地，所述凹孔的直径小于500nm。
优选地，所述基础衬底为硅或碳化硅或氮化镓。
优选地，所述薄膜层为Al或Fe或Mg或In。
本发明的一实施例公开了一种衬底的制备方法，包括以下步骤：
S1、提供安装有基础衬底的反应容器；
S2、向所述反应容器中通入金属源，在所述基础衬底的表面上形成薄膜层，其中所述薄膜层覆盖部分所述基础衬底表面，所述基础衬底具有未被所述薄膜层覆盖的裸露表面；以及
S3、向所述反应容器中通入腐蚀性气体以在至少部分所述裸露表面上形成凹孔。
优选地，步骤S3中，所述凹孔的直径小于500nm。
优选地，步骤S1中，所述基础衬底为硅或碳化硅或氮化镓。
优选地，步骤S1中，所述反应容器为有机金属化学气相沉积反应器或原子沉积反应器或化学束外延反应器。
优选地，所述腐蚀性气体为NH3或H2或HCl或Cl2。
优选地，当所述基础衬底为硅时，在步骤S3后，通入Ga源或在所述薄膜层上制备含Ga的化合物。
本发明的有益效果在于：本发明公开的衬底，由于部分衬底表面上形成有凹孔，从而能释放后续半导体工艺中当在衬底上生长外延层时由因晶格失配和热应力失配所产生的应力，降低因压力过大而导致生长的外延层产生缺陷和裂纹的风险，从而减小后续在该衬底上制备得到的半导体的翘曲度，使其具有更好的质量与性能；本发明公开的衬底的制备方法，简单、高效、成本低，无需通过复杂的刻蚀工艺，就可以在衬底上形成凹孔，且可以与后续的外延生长工艺在同一反应容器连续进行，同时还能释放当在衬底上生长外延层时由因晶格失配和热应力失配所产生的应力。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
下面参考附图结合实施例说明本发明。在附图中：
图1为应用本发明一实施例所示的衬底的半导体器件的结构示意图；
图2为应用本发明一实施例所示的衬底的半导体器件的TEM表征图。
具体实施方式
附图仅用于示例说明，不能理解为对本专利的限制；下面结合附图和实施例对本发明的技术方案做进一步的说明。在本发明实施例的描述中，将理解的是：当一元件被称作在另一元件“上”或“下”时，除非特别限定，一元件可以是“直接地”位于另一元件“上”或“下”(两者直接接触)，也可以是一元件“间接地”位于另一元件“上”或“下”(两者之间有其他元件)。出于方便或清楚的目的，附图中所示出的每个元件的厚度和尺寸可能被放大、缩小或示意性地绘制，元件的尺寸不完全反映实际尺寸。
实施本发明主要的设备为有机金属化学气相沉积反应器或原子沉积反应器或化学束外延反应器，对不同的半导体结构的制备，各种生长参数根据具体情况进行调整。
请参见图1应用本发明一实施例的衬底的半导体器件的结构示意图。本发明一实施例所示的衬底包括基础衬底10、薄膜层11和凹孔101。所述薄膜层11覆盖所述基础衬底10的部分表面，即所述基础衬底10具有未被所述薄膜层11覆盖的裸露表面100。其中，至少部分裸露表面100上，随机地形成有凹孔101。应当知晓，图1中的所示的形态并不是本发明的唯一形态，裸漏表面101是随机分布在基础衬底10的表面的，大小不定；凹孔101也是随机分布在裸漏表面100上的，大小不定，凹孔101的直径较佳地小于500nm。
基础衬底10较佳地为硅，当然，基础衬底10还可为碳化硅和氮化镓等。
薄膜层11为金属薄膜，且较佳的为铝薄膜。当然，在其他实施例中，薄膜层11还可为镁、铁、铟等其他金属薄膜。
应用本发明一实施例的衬底的半导体器件包括外延层12设置于衬底上。以基础衬底为Si的衬底上的GaN器件为例，外延层12可包括AlN、GaN、AlGaN等。
本发明的该实施例具有的有益效果：本发明所揭示的衬底，由于部分衬底表面上随机地形成有凹孔，从而能释放后续半导体工艺中当在衬底上生长外延层时由因晶格失配和热应力失配所产生的应力，降低因压力过大而导致生长的外延层产生缺陷和裂纹的风险，从而减小后续在该衬底上制备得到的半导体的翘曲度，使其具有更好的质量与性能。此外本发明所揭示的可作为柔性衬底。
结合图1，本发明还揭示了一种衬底的制备方法，如下：
S1、提供安装有基础衬底10的反应容器；
S2、向所述反应容器中通入金属源，在所述基础衬底10表面上形成薄膜层11，所述薄膜层11部分覆盖基础衬底10表面，使基础衬底10具有未被该薄膜层11覆盖的裸露表面100；
S3、向反应容器中通入腐蚀性气体以在至少部分所述裸露表面上形成凹孔101。所述凹孔101的直径较佳地小于500nm。
在本实施例步骤S3中，可先将反应容器升温至随后应用本发明的衬底的半导体器件的外延层12的温度(例如III-V族化合物AlN的生长温度500℃-1400℃)，再向反应容器中通入腐蚀性气体，如此，可在基础衬底10的裸露表面上形成凹孔101后，即在反应容器中生长外延层12。
上述制备方法中，所述反应容器较佳地为有机金属化学气相沉积反应器，当然，在其他实施例中，根据工艺的需要，该反应容器还可为原子沉积反应器或化学束外延反应器等。所述衬底20为硅衬底，当然，在其他实施例中，该衬底20还可为碳化硅衬底和氮化镓衬底；所述金属源为铝源，当然，在其他实施例中，该金属源还可为镁、铁、铟等其他金属源。所述腐蚀性气体为NH3，当然，在其他实施例中，该腐蚀性气体还可为HCl或H2或Cl2。
请参见图2，图2为应用本发明一实施例所示的衬底的半导体器件的TEM表征图，基础衬底30为硅，部分基础衬底30上覆盖有薄膜层(未标号)，在部分未被薄膜层覆盖的硅衬底30的裸露表面(未标号)上形成有许多凹孔300，然后再在上面形成了外延层31(AlN)。基础衬底30的部分裸露表面上形成凹孔300可以释放生长GaN外延层时由于基础衬底30和GaN外延层之间的晶格失配和热失配所产生的应力，所以避免了生长出的GaN外延层翘曲度较高甚至产生裂纹。
本发明的该实施例具有的有益效果：该衬底的制备方法简单、高效、成本低，无需通过复杂的刻蚀工艺，就可以在衬底上形成凹孔，且可以与后续的外延生长工艺在同一反应容器连续进行，同时还能释放当在衬底上生长外延层时由因晶格失配和热应力失配所产生的应力。
本发明另一实施例中还公开了一种扩大凹孔101的直径的方法。基础衬底10为硅时，在【S3、向反应容器中通入腐蚀性气体以在至少部分所述裸露表面上形成凹孔101】后，通入Ga源或在薄膜层11外延生长含Ga的化合物(例如GaN、AlGaN、AlINGaN等)，通过Ga原子与硅衬底之间的回熔反应，对凹孔101进行进一步的刻蚀，从而增加凹孔101的直径。
本发明的该实施例具有的有益效果：通过Ga和硅的回熔反应，可扩大凹孔101的直径。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，当然，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。

Claims (10)

1.一种半导体器件，其特征在于，包括：
基础衬底；
外延层，位于所述基础衬底上；
薄膜层，设置于所述基础衬底和所述外延层之间，其中所述薄膜层覆盖部分所述基础衬底的表面，使所述基础衬底具有未被所述薄膜层覆盖的裸露表面，所述薄膜层为金属薄膜层；以及
凹孔，位于至少部分所述裸露表面上。
2.如权利要求1所述的半导体器件，其特征在于，所述凹孔的直径小于500nm。
3.如权利要求1所述的半导体器件，其特征在于，所述基础衬底为硅或碳化硅或氮化镓。
4.如权利要求1所述的半导体器件，其特征在于，所述薄膜层为Al或Fe或Mg或In。
5.一种半导体器件的制备方法，其特征在于：包括以下步骤：
S1、提供安装有基础衬底的反应容器；
S2、向所述反应容器中通入金属源，在所述基础衬底的表面上形成薄膜层，其中所述薄膜层覆盖部分所述基础衬底表面，所述基础衬底具有未被所述薄膜层覆盖的裸露表面，所述薄膜层为金属薄膜层；以及
S3、向所述反应容器中通入腐蚀性气体以在至少部分所述裸露表面上形成凹孔；
S4、在所述金属薄膜层上形成一层外延层。
6.如权利要求5所述的半导体器件的制备方法，其特征在于，步骤S3中，所述凹孔的直径小于500nm。
7.如权利要求5所述的半导体器件的制备方法，其特征在于，步骤S1中，所述基础衬底为硅或碳化硅或氮化镓。
8.如权利要求5所述的半导体器件的制备方法，其特征在于，步骤S1中，所述反应容器为有机金属化学气相沉积反应器或原子沉积反应器或化学束外延反应器。
9.如权利要求5所述的半导体器件的制备方法，其特征在于，步骤S3中，所述腐蚀性气体为NH3或H2或HCl或Cl2。
10.如权利要求7所述的半导体器件的制备方法，其特征在于，当所述基础衬底为硅时，在步骤S3后，通入Ga源或在所述薄膜层上制备含Ga的化合物。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6790785B1 (en) * 2000-09-15 2004-09-14 The Board Of Trustees Of The University Of Illinois Metal-assisted chemical etch porous silicon formation method
TW200703461A (en) * 2005-04-13 2007-01-16 Corning Inc Glass-based semiconductor on insulator structures and methods of making same
CN101060102A (zh) * 2006-04-21 2007-10-24 日立电线株式会社 氮化物半导体衬底、其制法及氮化物半导体发光器件用外延衬底
CN102760812A (zh) * 2011-04-26 2012-10-31 台湾积体电路制造股份有限公司 具有纳米图案化衬底的led的方法和结构
CN103682016A (zh) * 2012-08-30 2014-03-26 上海华虹宏力半导体制造有限公司 一种GaN外延或衬底的制作方法
CN105789026A (zh) * 2014-12-25 2016-07-20 中国科学院微电子研究所 衬底结构及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100547734C (zh) * 2005-05-19 2009-10-07 住友化学株式会社 半导体多层衬底、半导体自立衬底及其制备方法以及半导体器件
KR100707166B1 (ko) * 2005-10-12 2007-04-13 삼성코닝 주식회사 ＧａＮ 기판의 제조방법
CN101777615B (zh) * 2010-01-13 2013-07-31 南京大学 表面多孔的GaN基片的制备方法及由所述制备方法得到的GaN基片
TW201349564A (zh) * 2012-05-18 2013-12-01 Hong Yuan Technology Co Ltd 發光元件的形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6790785B1 (en) * 2000-09-15 2004-09-14 The Board Of Trustees Of The University Of Illinois Metal-assisted chemical etch porous silicon formation method
TW200703461A (en) * 2005-04-13 2007-01-16 Corning Inc Glass-based semiconductor on insulator structures and methods of making same
CN101060102A (zh) * 2006-04-21 2007-10-24 日立电线株式会社 氮化物半导体衬底、其制法及氮化物半导体发光器件用外延衬底
CN102760812A (zh) * 2011-04-26 2012-10-31 台湾积体电路制造股份有限公司 具有纳米图案化衬底的led的方法和结构
CN103682016A (zh) * 2012-08-30 2014-03-26 上海华虹宏力半导体制造有限公司 一种GaN外延或衬底的制作方法
CN105789026A (zh) * 2014-12-25 2016-07-20 中国科学院微电子研究所 衬底结构及其制造方法

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