CN111048627A - 半导体器件的制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件的制造方法，包括：在SOI衬底的上表面形成第一介质层；采用干法刻蚀工艺对所述第一介质层进行刻蚀，形成第一凹槽，所述第一凹槽的深度小于所述第一介质层的厚度；采用湿法刻蚀工艺对所述第一凹槽的底部进行刻蚀，形成第二凹槽，所述第二凹槽的深度与所述第一凹槽的深度之和等于所述第一介质层的厚度；采用TMAH碱性溶液对所述第二凹槽的底部进行刻蚀，形成第三凹槽；在所述第三凹槽的底部生长探测层；对所述探测层进行表面平坦化处理，使所述探测层的上表面和所述第一介质层的上表面位于同一平面内。本发明提供的半导体器件的制造方法，可以将低温生长、缺陷较多的探测层下移，达到减小硅基光电探测器暗电流的目的。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体器件的制造方法。
背景技术
在信息产业、生物医学等科技领域越来越受关注的今天，新型光电子、光通信科技必将以更快的速度发展。硅基光电子集成采用成熟价廉的微电子加工工艺，将光学器件与多种功能的微电子电路集成，是实现光通信普及发展和光互连的有效途径。硅基光电探测器是硅基光通信系统的关键器件之一，随着近年来硅基锗材料外延技术的突破性进展，锗探测器因为兼顾了硅基光电子集成和对光通讯波段的高效探测，成为了当今研究的一大热点。
在常规的锗探测器中，锗层直接生长在衬底硅层上，但是，由于硅和锗具有4.2％的晶格失配度，使得锗在硅上生长时更容易产生缺陷，造成锗探测器的暗电流较大，影响锗探测器的性能。
发明内容
本发明所要解决的是采用现有工艺制造的锗探测器暗电流大的问题。
本发明通过下述技术方案实现：
一种半导体器件的制造方法，包括：
在SOI衬底的上表面形成第一介质层；
采用干法刻蚀工艺对所述第一介质层进行刻蚀，形成第一凹槽，所述第一凹槽的深度小于所述第一介质层的厚度；
采用湿法刻蚀工艺对所述第一凹槽的底部进行刻蚀，形成第二凹槽，所述第二凹槽的深度与所述第一凹槽的深度之和等于所述第一介质层的厚度；
采用TMAH碱性溶液对所述第二凹槽的底部进行刻蚀，形成第三凹槽；
在所述第三凹槽的底部生长探测层；
对所述探测层进行表面平坦化处理，使所述探测层的上表面和所述第一介质层的上表面位于同一平面内。
可选的，在所述在SOI衬底的上表面形成第一介质层之前，还包括：
形成所述SOI衬底，所述SOI衬底包括至下而上依次层叠设置的硅衬底、埋氧层以及顶硅层；
对所述顶硅层进行掺杂处理，以在所述顶硅层形成本征区域、位于所述本征区域一侧的N型轻掺杂区域、位于所述本征区域另一侧的P型轻掺杂区域、位于所述N型轻掺杂区域远离所述本征区域一侧的N型重掺杂区域以及位于所述P型轻掺杂区域远离所述本征区域一侧的P型重掺杂区域，所述探测层位于所述本征区域的正上方。
可选的，所述埋氧层的材料为二氧化硅，所述埋氧层的厚度为2微米至3微米。
可选的，所述顶硅层的材料为硅，所述顶硅层的厚度为200纳米至240纳米。
可选的，在所述对所述探测层进行表面平坦化处理之后，还包括：
在所述探测层的上表面和所述第一介质层的上表面形成第二介质层；
形成贯穿所述第一介质层和所述第二介质层的第一通孔和第二通孔，所述第一通孔的下底面与所述N型重掺杂区域抵接，所述第二通孔的下底面与所述P型重掺杂区域抵接；
向所述第一通孔和所述第二通孔填充导电材料，形成第一导电插塞和第二导电插塞；
在所述第一导电插塞和所述第二导电插塞的上表面沉积金属薄膜，形成第一接触电极和第二接触电极。
可选的，所述第一介质层的材料为二氧化硅，所述第一介质层的厚度为1微米至4微米。
可选的，所述第二凹槽的深度为5纳米至100纳米。
可选的，所述第三凹槽的深度为20纳米至200纳米。
可选的，所述TMAH碱性溶液的浓度为2.5％，温度为60摄氏度至80摄氏度。
可选的，所述探测层的材料为锗或者锗硅。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明提供的半导体器件的制造方法，通过在SOI衬底的上表面形成第一介质层，采用干法刻蚀工艺加湿法刻蚀工艺的方法对所述第一介质层进行刻蚀，并采用TMAH碱性溶液对干法刻蚀工艺加湿法刻蚀工艺形成的凹槽底部进行刻蚀，形成外延生长探测层的窗口。一方面，由于湿法刻蚀工艺对所述SOI衬底的上表面损伤小，因而可以获得高质量的外延前硅表面；另一方面，外延生长探测层是先进行低温生长再进行高温生长，低温生长的探测层产生的缺陷较多，通过采用TMAH碱性溶液对干法刻蚀工艺加湿法刻蚀工艺形成的凹槽底部进行刻蚀，可以将低温生长、缺陷较多的探测层下移，使得电流经过高温生长、缺陷较少的探测层。因此，本发明提供的半导体器件的制造方法，可以达到减小硅基锗探测器暗电流的目的。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1至图12是本发明实施例的半导体器件的制作过程的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例
本实施例提供一种半导体器件的制造方法，所述半导体器件的制造方法包括下列步骤：
在SOI衬底的上表面形成第一介质层；
采用干法刻蚀工艺对所述第一介质层进行刻蚀，形成第一凹槽，所述第一凹槽的深度小于所述第一介质层的厚度；
采用湿法刻蚀工艺对所述第一凹槽的底部进行刻蚀，形成第二凹槽，所述第二凹槽的深度与所述第一凹槽的深度之和等于所述第一介质层的厚度；
采用TMAH碱性溶液对所述第二凹槽的底部进行刻蚀，形成第三凹槽；
在所述第三凹槽的底部生长探测层；
对所述探测层进行表面平坦化处理，使所述探测层的上表面和所述第一介质层的上表面位于同一平面内。
如图1所示，形成所述SOI(绝缘体上硅，Silicon On Insulator)衬底，所述SOI衬底包括至下而上依次层叠设置的硅衬底11、埋氧层12以及顶硅层13。形成所述SOI衬底可以有多种方法，在一种可选实现方式中，可以采用注氧隔离技术(SIMOX)形成所述SOI衬底，即：提供第一衬底；向所述第一衬底注入氧离子。通过向所述第一衬底中注入氧离子，形成所述埋氧层12，所述埋氧层12将所述第一衬底分隔成上下两部分，位于所述埋氧层12下方的部分为所述硅衬底11，位于所述埋氧层12上方的部分为所述顶硅层13。在具体的实施方式中，通过高能量、大剂量注氧在硅中形成所述埋氧层12，所述氧离子的剂量可以为3×1017～2×1018cm-2；能量可以在200kev左右。在另一种可选实现方式中，可以采用键合减薄技术(BE)形成所述SOI衬底，即：提供第二衬底，并在所述第二衬底上形成第一氧化层；提供第三衬底，并在所述第三衬底上形成第二氧化层；连接所述第一氧化层和所述第二氧化层。所述第一氧化层和所述第二氧化层连接后作为所述埋氧层12，所述第二衬底作为所述硅衬底11，所述第三衬底作为所述顶硅层13。进一步，可以采用键合的方式将所述第一氧化层和所述第二氧化层连接。在本实施例中，所述埋氧层12的材料为二氧化硅，所述埋氧层12的厚度为2微米至3微米；所述顶硅层13的材料为硅，所述顶硅层13的厚度为200纳米至240纳米。
如图2所示，形成所述SOI衬底之后，对所述顶硅层13进行掺杂处理，以在所述顶硅层13形成本征区域I、位于所述本征区域I一侧的N型轻掺杂区域N+、位于所述本征区域另一侧的P型轻掺杂区域P+、位于所述N型轻掺杂区域远离所述本征区域一侧的N型重掺杂区域N++以及位于所述P型轻掺杂区域远离所述本征区域一侧的P型重掺杂区域P++。所述本征区域I为未进行掺杂的区域，所述本征区域I的宽度，即所述N型轻掺杂区域N+和所述P型轻掺杂区域P+之间的距离，可以为100纳米至400纳米；所述N型轻掺杂区域N+和所述N型重掺杂区域N++中的N型杂质可以为磷，所述N型轻掺杂区域N+的掺杂浓度可以为1E+19到5E+20cm-3，所述N型重掺杂区域N++的掺杂浓度可以为1E+20到1E+21cm-3；所述P型轻掺杂区域P+和所述P型重掺杂区域P++中的P型杂质可以为硼，所述P型轻掺杂区域P+的掺杂浓度可以为1E+19到5E+20cm-3，所述P型重掺杂区域P++的掺杂浓度可以为1E+20到1E+21cm-3。
如图3所示，可以采用物理气相沉积工艺或者化学气相沉积工艺在所述SOI衬底的上表面形成所述第一介质层14，即在所述顶硅层13的上表面形成所述第一介质层14。作为一具体实施例，为了保证探测器具有较高的灵敏度，且探测效率较高，所述第一介质层14的材料可以和所述埋氧层12的材料相同，这样使得光能够沿着预定的方向传播，进一步保证光的耦合效率。在本实施例中，所述第一介质层14的材料为二氧化硅，所述第一介质层14的厚度为1微米至4微米。
如图4所示，采用干法刻蚀工艺对所述第一介质层14进行刻蚀，获得所述第一凹槽15。所述干法刻蚀工艺可以为反应离子刻蚀工艺，也可以为等离子刻蚀工艺。具体地，在所述第一介质层14的上表面形成光刻胶层或者采用掩膜版，对不需要刻蚀的部分进行保护，对需要形成所述第一凹槽15的区域进行刻蚀，最后去除光刻胶或移开掩膜版，即形成所述第一凹槽15。所述第一凹槽15位于所述本征区域I的正上方，所述第一凹槽15的深度小于所述第一介质层14的厚度，可根据实际需求进行设置。在本实施例中，在对所述第一介质层14进行刻蚀形成所述第一凹槽15时，保留5纳米至100纳米厚度的所述第一介质层14不进行刻蚀。
如图5所示，采用湿法刻蚀工艺对所述第一凹槽15的底部进行刻蚀，直至暴露出所述顶硅层13的表面，从而形成所述第二凹槽16。湿法刻蚀工艺采用的腐蚀溶液可以根据所述第一介质层14和所述顶硅层13的选择比来选择，具体地，选择的腐蚀溶液对所述第一介质层14的腐蚀速率大于对所述顶硅层13的腐蚀速率，从而实现在去除不需要的所述第一介质层14的同时，不会去除掉所述顶硅层13。在本实施例中，所述第二凹槽16的深度为5纳米至100纳米。
如图6所示，采用TMAH碱性溶液对所述第二凹槽16的底部进行刻蚀，形成所述第三凹槽17，所述第三凹槽17的深度小于所述顶硅层13的厚度。所述TMAH碱性溶液的分子式为(CH3)4NOH，在本实施中，所述TMAH碱性溶液的浓度为2.5％，温度为60摄氏度至80摄氏度，所述第三凹槽17的深度为20纳米至200纳米。
如图7所示，在所述第三凹槽17的底部，即在暴露出的所述顶硅层13的表面生长所述探测层18，所述探测层18填充所述第一凹槽15、所述第二凹槽16以及所述第三凹槽17。在本实施例中，可以采用外延生长的方式生长所述探测层18，所述探测层18的材料为锗或者锗硅，所述探测层18位于所述本征区域I的正上方。
如图8所示，可以采用化学机械抛光(CMP，Chemical Mechanical Polishing)工艺对所述探测层18进行表面平坦化处理，使所述探测层18的上表面和所述第一介质层14的上表面位于同一平面内。
进一步，为了形成完整的光电探测器，在对所述探测层18进行表面平坦化处理之后，还包括：
在所述探测层的上表面和所述第一介质层的上表面形成第二介质层；
形成贯穿所述第一介质层和所述第二介质层的第一通孔和第二通孔，所述第一通孔的下底面与所述N型重掺杂区域抵接，所述第二通孔的下底面与所述P型重掺杂区域抵接；
向所述第一通孔和所述第二通孔填充导电材料，形成第一导电插塞和第二导电插塞；
在所述第一导电插塞和所述第二导电插塞的上表面沉积金属薄膜，形成第一接触电极和第二接触电极。
如图9所示，可以采用物理气相沉积工艺或者化学气相沉积工艺在所述探测层18的上表面和所述第一介质层14的上表面形成所述第二介质层19。在本实施例中，所述第二介质层19的材料为二氧化硅，所述第二介质层19的厚度为200nm至1000nm。
如图10所示，对所述第一介质层14和所述第二介质层19进行刻蚀，形成所述第一通孔211和所述第二通孔212。所述第一通孔211的下底面与所述N型重掺杂区域N++抵接，所述第二通孔212的下底面与所述P型重掺杂区域P++抵接。
如图11所示，向所述第一通孔211填充导电材料，形成所述第一导电插塞221；向所述第二通孔212填充导电材料，形成所述第二导电插塞222。在一种可选实现方式中，在向所述第一通孔211和所述第二通孔212填充导电材料前，还可以在所述第一通孔211和所述第二通孔212的内壁设置阻挡材料，在所述第一通孔211和所述第二通孔212的内壁形成阻挡层，防止后续填充的导电材料向介质层中扩散。
需要说明的是，所述第一通孔211和所述第二通孔212的形状可以是制作方法可以制作得到的任何形状，比如圆形通孔或者方形通孔等，这些通孔的制作工艺较简单；所述第一导电插塞221和所述第二导电插塞222的材料可以是任何导电的材料，例如铝铜合金、钨和铜之类的低电阻率材料；所述阻挡层的材料可以为钛或者氮化钛等。
如图12所示，可以采用物理气相沉积工艺在所述第一导电插塞221的上表面沉积金属薄膜，形成所述第一接触电极231；在所述第二导电插塞222的上表面沉积金属薄膜，形成所述第二接触电极232。作为一具体实施例，所述第一接触电极231和所述第二接触电极232的材料可以为纯铝、铝铜合金、铝硅或者铝硅铜，所述第一接触电极231和所述第二接触电极232的厚度为200纳米至3微米。若所述第一接触电极231和所述第二接触电极232的材料为铝铜合金，则铜含量可以为0.5％；若所述第一接触电极231和所述第二接触电极232的材料为铝硅，则硅含量可以为1％；若所述所述第一接触电极231和所述第二接触电极232的材料为铝硅铜，则硅含量可以0.5％、铜含量可以为0.5％。
需要说明的是，本实施例的上述制作过程中，为包括硅基锗探测器的制作过程，当所述硅基锗探测器集成在光电子集成芯片中时，上述制作过程只是集成芯片的部分制作工艺，该部分制作工艺与其它器件的制作过程不冲突。
本实施例提供的半导体器件的制造方法，通过在所述SOI衬底的上表面形成所述第一介质层14，采用干法刻蚀工艺加湿法刻蚀工艺的方法对所述第一介质层14进行刻蚀，并采用TMAH碱性溶液对干法刻蚀工艺加湿法刻蚀工艺形成的凹槽底部进行刻蚀，形成外延生长探测层的窗口。一方面，由于湿法刻蚀工艺对所述SOI衬底的上表面损伤小，因而可以获得高质量的外延前硅表面；另一方面，外延生长探测层是先进行低温生长再进行高温生长，低温生长的探测层产生的缺陷较多，通过采用TMAH碱性溶液对干法刻蚀工艺加湿法刻蚀工艺形成的凹槽底部进行刻蚀，可以将低温生长、缺陷较多的探测层下移，使得电流经过高温生长、缺陷较少的探测层。因此，本发明提供的半导体器件的制造方法，可以达到减小硅基锗探测器暗电流的目的。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
在SOI衬底的上表面形成第一介质层；
采用干法刻蚀工艺对所述第一介质层进行刻蚀，形成第一凹槽，所述第一凹槽的深度小于所述第一介质层的厚度；
采用湿法刻蚀工艺对所述第一凹槽的底部进行刻蚀，形成第二凹槽，所述第二凹槽的深度与所述第一凹槽的深度之和等于所述第一介质层的厚度；
采用TMAH碱性溶液对所述第二凹槽的底部进行刻蚀，形成第三凹槽；
在所述第三凹槽的底部生长探测层；
对所述探测层进行表面平坦化处理，使所述探测层的上表面和所述第一介质层的上表面位于同一平面内。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述在SOI衬底的上表面形成第一介质层之前，还包括：
形成所述SOI衬底，所述SOI衬底包括至下而上依次层叠设置的硅衬底、埋氧层以及顶硅层；
对所述顶硅层进行掺杂处理，以在所述顶硅层形成本征区域、位于所述本征区域一侧的N型轻掺杂区域、位于所述本征区域另一侧的P型轻掺杂区域、位于所述N型轻掺杂区域远离所述本征区域一侧的N型重掺杂区域以及位于所述P型轻掺杂区域远离所述本征区域一侧的P型重掺杂区域，所述探测层位于所述本征区域的正上方。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述埋氧层的材料为二氧化硅，所述埋氧层的厚度为2微米至3微米。
4.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述顶硅层的材料为硅，所述顶硅层的厚度为200纳米至240纳米。
5.根据权利要求2所述的半导体器件的制造方法，其特征在于，在所述对所述探测层进行表面平坦化处理之后，还包括：
在所述探测层的上表面和所述第一介质层的上表面形成第二介质层；
形成贯穿所述第一介质层和所述第二介质层的第一通孔和第二通孔，所述第一通孔的下底面与所述N型重掺杂区域抵接，所述第二通孔的下底面与所述P型重掺杂区域抵接；
向所述第一通孔和所述第二通孔填充导电材料，形成第一导电插塞和第二导电插塞；
在所述第一导电插塞和所述第二导电插塞的上表面沉积金属薄膜，形成第一接触电极和第二接触电极。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一介质层的材料为二氧化硅，所述第一介质层的厚度为1微米至4微米。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第二凹槽的深度为5纳米至100纳米。
8.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第三凹槽的深度为20纳米至200纳米。
9.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述TMAH碱性溶液的浓度为2.5％，温度为60摄氏度至80摄氏度。
10.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述探测层的材料为锗或者锗硅。
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