CN111048429A - 一种晶圆键合方法 - Google Patents
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Abstract
本发明提供一种晶圆键合方法，根据已键合的上晶圆和下晶圆的相对形变量差值，通过向待键合的上晶圆和/或下晶圆施加应力，以在待键合的上晶圆和下晶圆上消除相对形变量差值，而后对待键合的上晶圆和下晶圆进行键合，以获得键合结构。该方法根据已键合的上晶圆和下晶圆的相对形变量差值，向待键合的上晶圆和/或下晶圆施加应力，待键合的上晶圆和/或下晶圆在键合之前产生形变，该形变与已键合的上晶圆和下晶圆的相对形变量的形变方向相反、形变量差值相同，待键合晶圆键合前的形变与键合过程中产生的形变相互补偿，使得键合后的上晶圆和下晶圆相互贴合，避免键合后上、下晶圆需要对准的图形产生错位，从而避免对器件的性能产生影响。
Description
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种晶圆键合方法。
背景技术
随着半导体技术的不断发展，3D-IC(三维集成电路)技术得到了广泛的应用，其是利用晶圆级封装技术将不同的晶圆堆叠键合在一起，该技术具有高性能、低成本且高集成度的优点。
在键合过程中，上晶圆和下晶圆相对设置并在外力作用下，由晶圆的中部向边缘接合而完成键合，在键合后若上、下晶圆需要对准的图形产生错位，会对器件的性能产生影响，甚至导致器件失效。
发明内容
有鉴于此，本发明的目的在于提供一种晶圆的键合方法，避免键合对准错位，提高器件性能。
为实现上述目的，本发明有如下技术方案：
一种晶圆键合方法，包括：
对待键合的上晶圆和/或下晶圆进行形变量的调整，所述进行形变量的调整包括：根据已键合的上晶圆和下晶圆的相对形变量差值，通过向待补偿晶圆施加应力，以在待键合的上晶圆和下晶圆上消除所述相对形变量差值，所述待补偿晶圆为待键合的上晶圆和/或下晶圆；
对待键合的上晶圆和下晶圆进行键合，以获得键合结构。
可选的，当所述相对形变量为已键合的上晶圆的向下翘曲大于下晶圆的向上翘曲时，所述通过向待补偿晶圆施加应力，包括：
向待键合的上晶圆施加应力，施加的应力为压应力；和/或，向待键合的下晶圆施加应力，施加的应力为拉应力。
可选的，当所述相对形变量为已键合的下晶圆的向上翘曲大于上晶圆的向下翘曲时，所述通过向待补偿晶圆施加应力，包括：
向待键合的下晶圆施加应力，施加的应力为压应力；和/或，向待键合的上晶圆施加应力，施加的应力为拉应力。
可选的，在进行键合之前，还包括：
分别获得待键合的上晶圆和下晶圆的初始形变量；
确定待补偿晶圆，以初始形变量与所述相对形变量差值的差值更小的晶圆作为待补偿晶圆。
可选的，所述施加应力的方法包括：沉积应力材料。
可选的，所述应力材料包括：氮化硅或氧化硅。
可选的，沉积的应力材料的厚度与形变量差值成正比。
可选的，已键合的上晶圆和下晶圆为待键合的上晶圆和下晶圆的前一批次键合晶圆，或者测试键合晶圆。
可选的，进行键合之后，还包括：获得键合结构中上晶圆和下晶圆的相对形变量。
本发明实施例提供的晶圆键合方法，根据已键合的上晶圆和下晶圆的相对形变量差值，通过在待补偿晶圆施加应力，以在待键合的上晶圆和下晶圆上消除相对形变量差值，待补偿晶圆可以为待键合的上晶圆和/或下晶圆，而后对待键合的上晶圆和下晶圆进行键合，以获得键合结构。该方法根据已键合的上晶圆和下晶圆的相对形变量差值，向待键合的上晶圆和/或下晶圆施加应力，使得待键合的上晶圆和/或下晶圆在键合之前产生形变，该形变与已键合的上晶圆和下晶圆的相对形变量的形变方向相反、形变量差值相同，待键合晶圆键合前的形变与键合过程中产生的形变相互补偿，使得键合后的上晶圆和下晶圆相互贴合，避免键合后上、下晶圆需要对准的图形产生错位，从而避免对器件的性能产生影响。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了现有技术的晶圆键合结构示意图；
图2-8示出了根据本发明实施例的键合方法形成键合结构过程中的结构示意图；
图9示出了根据本发明实施例的键合方法形成键合结构过程中的流程示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在键合过程中，上晶圆和下晶圆相对设置并在外力作用下，由晶圆的中部向边缘接合而完成键合，在键合的过程中，上晶圆受向下的重力以及向下的挤压力，下晶圆受向上的挤压力，上晶圆与下晶圆受力不同，产生的形变不同，在键合后会导致上、下晶圆需要对准的图形产生错位，参考图1所示，会对器件的性能产生影响，甚至导致器件失效。
为此，本申请提出一种晶圆键合方法，根据已键合的上晶圆和下晶圆的相对形变量差值，通过在待补偿晶圆施加应力，以在待键合的上晶圆和下晶圆上消除相对形变量差值，待补偿晶圆可以为待键合的上晶圆和/或下晶圆，而后对待键合的上晶圆和下晶圆进行键合，以获得键合结构。该方法根据已键合的上晶圆和下晶圆的相对形变量差值，向待键合的上晶圆和/或下晶圆施加应力，使得待键合的上晶圆和/或下晶圆在键合之前产生形变，该形变与已键合的上晶圆和下晶圆的相对形变量的形变方向相反、形变量差值相同，待键合的上晶圆和/或下晶圆键合前的形变与键合过程中产生的形变相互补偿，使得键合后的上晶圆和下晶圆相互贴合，避免键合后上、下晶圆需要对准的图形产生错位，从而避免对器件的性能产生影响。
在本申请实施例中，参考图2-7所示，对待键合的上晶圆10和/或下晶圆20进行形变量的调整，进行形变量的调整包括：根据已键合的上晶圆和下晶圆的相对形变量差值，通过向待补偿晶圆施加压力，以在待键合的上晶圆10和下晶圆20上消除相对形变量差值，待补偿晶圆为待键合的上晶圆10和/或下晶圆20。
本实施例中，待键合的上晶圆10可以为单个晶圆，可以为晶圆堆叠，晶圆堆叠中可以有两个及以上的晶圆，待键合的上晶圆10中的各晶圆可以为相同的晶圆，可以为不同的晶圆，待键合的上晶圆10中的各晶圆可以包括衬底100，衬底100可以是半导体衬底，具体的，可以是体衬底或包括半导体材料的叠层结构，如Si衬底、Ge衬底、SiGe衬底或SOI(Silicon-On-Insulator，绝缘衬底上的硅)，还可以包括其他元素或化合物半导体衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(Silicon Germaniun On Insulator，绝缘体上硅锗)。
在衬底100上可以形成有覆盖层101，覆盖层101可以为单层结构，可以为叠层结构，可以包括层间介质层、金属间介质层，例如可以为氮化硅、氧化硅或DNC(Nitrogendoped Silicon Carbide，掺氮碳化硅)等介质材料中的一种或多种，在覆盖层101中形成有待对准的图形102，参考图2所示。
待键合的下晶圆20可以为单个晶圆，可以为晶圆堆叠，晶圆堆叠中可以有两个及以上的晶圆，待键合的下晶圆20中的各晶圆可以为相同的晶圆，可以为不同的晶圆，待键合的下晶圆20中的各晶圆可以包括衬底200，衬底200可以是半导体衬底，具体的，可以是体衬底或包括半导体材料的叠层结构，如Si衬底、Ge衬底、SiGe衬底或SOI(Silicon-On-Insulator，绝缘衬底上的硅)，还可以包括其他元素或化合物半导体衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(SiliconGermaniun On Insulator，绝缘体上硅锗)。
在衬底200上可以形成有覆盖层201，覆盖层201可以为单层结构，可以为叠层结构，可以包括层间介质层、金属间介质层，例如可以为氮化硅、氧化硅或DNC(Nitrogendoped Silicon Carbide，掺氮碳化硅)等介质材料中的一种或多种，在覆盖层201中形成有待对准的图形202，参考图4所示，在上晶圆10和下晶圆20进行键合时，上晶圆10中的待对准图形102与下晶圆20中的待对准图形202键合对准，参考图8所示。
本实施例中，待键合的上晶圆10中晶圆的数量与待键合的下晶圆20中晶圆的数量可以相同，可以不同，例如待键合的上晶圆10中的晶圆可以为晶圆堆叠，待键合的下晶圆20中的晶圆可以为单个晶圆，待键合的上晶圆10中的晶圆与待键合的下晶圆20中的晶圆可以为相同的晶圆，可以为不同的晶圆。
在本申请实施例中，已键合的上晶圆中的晶圆与待键合的上晶圆10中的晶圆可以为相同的晶圆，已键合的上晶圆中的晶圆的数量与待键合的上晶圆10中的晶圆的数量可以相同，与待键合的上晶圆采用相同的制程形成；已键合的下晶圆中的晶圆与待键合的下晶圆20中的晶圆可以为相同的晶圆，已键合的下晶圆中的晶圆的数量与待键合的下晶圆20中的晶圆的数量可以相同，与待键合的下晶圆采用相同的制程形成。本实施例中，已键合的上晶圆和下晶圆可以为待键合的上晶圆10和待键合的下晶圆20量产过程中的前一批次键合晶圆，也可以为测试键合晶圆。
本申请实施例中，已经完成键合的上晶圆和下晶圆在键合的过程中受力不同，已键合的上晶圆受重力和向下的挤压力，已键合的下晶圆受向上的挤压力，因而已键合的上晶圆和下晶圆会产生形变，已键合上晶圆和下晶圆的形变的差值为相对形变量差值，相对形变量差值可以为已键合的上晶圆与已键合的下晶圆的形变的差值，也可以为已键合的下晶圆与已键合的上晶圆的形变的差值。
在本实施例中，可以根据已键合的上晶圆和下晶圆的相对形变量差值对待键合的上晶圆10进行形变量的调整，使得待键合的上晶圆10产生的形变与已键合晶圆的形变方向相反并且形变量相同，也可以对待键合的下晶圆20进行形变量的调整，使得待键合的下晶圆20产生的形变与已键合晶圆的相对形变量的形变方向相反并且形变量相同，也可以对待键合的上晶圆10以及待键合的下晶圆20都进行形变量的调整，使得待键合的上晶圆10以及待键合的下晶圆20产生的相对形变与已键合晶圆的相对形变量的形变方向相反，待键合的上晶圆10以及待键合的下晶圆20产生的相对形变量差值与已键合晶圆的相对形变量差值相同。
在本实施例中，在相对形变量为已键合的上晶圆的向下翘曲大于下晶圆的向上翘曲时，可以向待补偿晶圆施加应力，待补偿晶圆可以为待键合的上晶圆10，可以为待键合的下晶圆20，可以为待键合的上晶圆10和待键合的下晶圆20。在具体的实施例中，可以向待键合的上晶圆10施加应力，施加的应力可以为压应力，减小待键合的上晶圆10在键合之前向下的翘曲，参考图3所示，可以向待键合的下晶圆20施加应力，施加的应力可以为拉应力，增大待键合的下晶圆20在键合之前向上的翘曲，参考图5所示，也可以在向待键合的上晶圆10施加压应力的同时向待键合的下晶圆20施加拉应力。
在本实施例中，在相对形变量为已键合的下晶圆的向上翘曲大于上晶圆的向下翘曲时，可以向待补偿晶圆施加应力，待补偿晶圆可以为待键合的上晶圆10，可以为待键合的下晶圆20，也可以为待键合的上晶圆10和待键合的下晶圆20。在具体的实施例中，可以向待键合的下晶圆20施加应力，施加的应力可以为压应力，减小待键合的下晶圆20在键合之前向上的翘曲，参考图5所示，可以向待键合的上晶圆10施加应力，施加的应力可以为拉应力，增大待键合的上晶圆10在键合之前向下的翘曲，参考图3所示，也可以向待键合的下晶圆20施加压应力的同时向待键合的上晶圆10施加拉应力。
在本实施例中，可以分别获得待键合的上晶圆10和下晶圆20的初始形变量，以初始形变量与相对形变量差值的差值更小的晶圆作为待补偿晶圆，以减小晶圆键合过程中的偏移。例如，在待键合的上晶圆10的初始形变量与相对形变量差值相近，可以将待键合的上晶圆10作为待补偿晶圆，在待键合的下晶圆20的初始形变量与相对形变量差值相近时，可以将待键合的下晶圆20作为待补偿晶圆。这样，使得晶圆的翘曲度最小，更有利于减小晶圆键合过程中造成的偏移。
本实施例中，施加应力的方法可以为沉积应力材料，例如氮化硅、氧化硅。应力材料的应力与材料性质相关，可以通过应力材料的选择以及厚度的控制，实现与相对形变量相当的应力补偿，应力材料可以根据相对形变量差值的方向选择，相对形变量差值的大小与应力材料的厚度成正比。通过沉积应力材料的方式，应力控制及实现简单易行，实现相对形变量差值的预先补偿，从而可以在键合后消除该相对形变量差值，避免由于上下晶圆形变而导致的键合对准错位，提高器件性能。
在具体的实施例中，为了方便描述，将相对形变量差值记做已键合的下晶圆与已键合的上晶圆的形变的差值，当相对形变量差值大于零时，已键合的下晶圆的形变大于已键合的上晶圆的形变，此时已键合的下晶圆向上的翘曲大于已键合的上晶圆向下的翘曲，可以在待键合的下晶圆20的背面沉积氧化硅203，减小待键合的下晶圆20向上的翘曲，参考图6所示，也可以在待键合的上晶圆10的背面沉积氮化硅103，增大待键合的上晶圆10向下的翘曲，参考图7所示。
当相对形变量差值小于零时，已键合的下晶圆的形变小于已键合的上晶圆的形变，此时已键合的下晶圆的向上的翘曲小于已键合的上晶圆的向下的翘曲，可以在待键合的下晶圆20的背面沉积氮化硅203，增大待键合的下晶圆20向上的翘曲，参考图6所示，也可以在待键合的上晶圆10的背面沉积氧化硅103，减小待键合的上晶圆10向下的翘曲，参考图7所示。
在本实施例中，沉积的应力材料的厚度可以与相对形变量差值成正比，在相对形变量的差值较大时，键合后的晶圆的形变较大，可以增大沉积的应力材料的厚度，在相对形变量的差值较小时，键合后的晶圆形变较小，可以减小沉积的应力材料的厚度。
本申请实施例中，对待键合的上晶圆10和下晶圆20进行键合，以获得键合结构，参考图8所示。具体的，可以为，根据已键合的上晶圆和下晶圆的相对形变量对待键合晶圆进行调整，使得待键合的晶圆在键合之前产生形变，该形变的方向与已键合晶圆的相对形变量的形变方向相反，该形变的形变量与已键合晶圆的相对形变量相同，对待键合的上晶圆进行形变调整使得待键合的上晶圆产生向下的形变，参考图7所示，对待键合的下晶圆进行形变调整使得待键合的下晶圆产生向上的形变，参考图6所示，在键合过程中，待键合的上晶圆在重力和挤压力的作用下产生向下的形变，待键合的下晶圆在向上的挤压力的作用下产生向下的形变，由于待键合的上晶圆在键合前有向下的翘曲，键合过程中的晶面背部的中间区域受重力和挤压力产生的向下的形变，二者相互作用，相互补偿，使得上晶圆较为平整，待键合的下晶圆在键合前有向上的翘曲，键合过程中的晶面背部的中间区域受挤压力产生的向上的形变，二者相互作用，相互补偿，使得下晶圆较为平整，而后，将上晶圆和下晶圆进行键合，避免需要对准的图形产生位错，获得的键合结构，参考图8所示。
本实施例中，可以在键合之后，获得键合结构中上晶圆和下晶圆的相对形变量，可以用于后续晶圆键合进行的形变量调整，从而得到键合效果更好的键合结构，提高器件的性能。在具体的应用中，可以通过先进制程控制方法(auto process control，APC)收集已键合晶圆的相对形变量差值，以下晶圆和上晶圆的形变的差值作为相对形变量差值，记为M，以及待键合上晶圆的初始形变A和待键合下晶圆的初始形变B，可以通过已经键合的晶圆的相对形变对待键合晶圆的形变做出调整，可以对调整进行循环操作，以达到预期的键合效果，参考图9所示，收集键合之后的上晶圆和下晶圆的相对形变量，以下晶圆和上晶圆的形变的差值作为相对形变量差值，记为M，而后收集下一批次待键合的上晶圆和下晶圆的形变，根据键合之后的上晶圆和下晶圆的相对形变量以及收集到的下一批次待键合的上晶圆和下晶圆的形变，对下一次待键合的上晶圆和下晶圆进行形变量的调整，在M大于0，即下晶圆的翘曲度大于上晶圆的翘曲度时，可以在上晶圆的背面沉积氮化硅，也可以在下晶圆的背面沉积氧化硅，在M小于0，即下晶圆的翘曲度小于上晶圆的翘曲度时，可以在下晶圆的背面沉积氮化硅，也可以在上晶圆的背面沉积氧化硅。
以上对本申请实施例的晶圆键合方法进行了详细描述，该方法根据已键合的上晶圆和下晶圆的相对形变量差值，向待键合的上晶圆和/或下晶圆施加应力，使得待键合的上晶圆和/或下晶圆在键合之前产生与已键合的上晶圆和下晶圆的相对形变量差值相同、方向相反的形变，待键合的上晶圆和/或下晶圆键合前的形变与键合过程中产生的形变相互补偿，使得键合后的上晶圆和下晶圆相互贴合，避免键合后上、下晶圆需要对准的图形产生错位，从而避免对器件的性能产生影响。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种晶圆键合方法，其特征在于，包括：
对待键合的上晶圆和/或下晶圆进行形变量的调整，所述进行形变量的调整包括：根据已键合的上晶圆和下晶圆的相对形变量差值，通过向待补偿晶圆施加应力，以在待键合的上晶圆和下晶圆上消除所述相对形变量差值，所述待补偿晶圆为待键合的上晶圆和/或下晶圆；
对待键合的上晶圆和下晶圆进行键合，以获得键合结构。
2.根据权利要求1所述的方法，其特征在于，当所述相对形变量为已键合的上晶圆的向下翘曲大于下晶圆的向上翘曲时，所述通过向待补偿晶圆施加应力，包括：
向待键合的上晶圆施加应力，施加的应力为压应力；和/或，向待键合的下晶圆施加应力，施加的应力为拉应力。
3.根据权利要求1所述的方法，其特征在于，当所述相对形变量为已键合的下晶圆的向上翘曲大于上晶圆的向下翘曲时，所述通过向待补偿晶圆施加应力，包括：
向待键合的下晶圆施加应力，施加的应力为压应力；和/或，向待键合的上晶圆施加应力，施加的应力为拉应力。
4.根据权利要求1所述的方法，其特征在于，在进行键合之前，还包括：
分别获得待键合的上晶圆和下晶圆的初始形变量；
确定待补偿晶圆，以初始形变量与所述相对形变量差值的差值更小的晶圆作为待补偿晶圆。
5.根据权利要求1-4中任一项所述的方法，其特征在于，所述施加应力的方法包括：沉积应力材料。
6.根据权利要求5所述的方法，其特征在于，所述应力材料包括：氮化硅或氧化硅。
7.根据权利要求5所述的方法，其特征在于，沉积的应力材料的厚度与形变量差值成正比。
8.根据权利要求1所述的方法，其特征在于，已键合的上晶圆和下晶圆为待键合的上晶圆和下晶圆的前一批次键合晶圆，或者测试键合晶圆。
9.根据权利要求1所述的方法，其特征在于，进行键合之后，还包括：获得键合结构中上晶圆和下晶圆的相对形变量。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112071747A (zh) * | 2020-09-17 | 2020-12-11 | 武汉新芯集成电路制造有限公司 | 晶圆键合方法 |
| CN112397376A (zh) * | 2020-11-13 | 2021-02-23 | 武汉新芯集成电路制造有限公司 | 晶圆键合方法及晶圆键合系统 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277143A (ja) * | 1988-09-13 | 1990-03-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN104555907A (zh) * | 2015-01-29 | 2015-04-29 | 苏州晶方半导体科技股份有限公司 | 键合方法以及键合结构 |
| CN108376652A (zh) * | 2018-03-05 | 2018-08-07 | 长江存储科技有限责任公司 | 晶圆键合方法、晶圆键合结构及调整晶圆变形量的方法 |
| CN108604572A (zh) * | 2015-12-16 | 2018-09-28 | 奥斯坦多科技公司 | 用于改善晶片平面度的方法和由该方法制成的接合晶片组件 |
| CN109451761A (zh) * | 2018-05-17 | 2019-03-08 | 长江存储科技有限责任公司 | 用于在晶圆键合期间调整晶圆变形的方法和系统 |
| US20190287854A1 (en) * | 2018-03-14 | 2019-09-19 | Raytheon Company | Stress compensation and relief in bonded wafers |
-
2019
- 2019-12-23 CN CN201911345905.1A patent/CN111048429B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277143A (ja) * | 1988-09-13 | 1990-03-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN104555907A (zh) * | 2015-01-29 | 2015-04-29 | 苏州晶方半导体科技股份有限公司 | 键合方法以及键合结构 |
| CN108604572A (zh) * | 2015-12-16 | 2018-09-28 | 奥斯坦多科技公司 | 用于改善晶片平面度的方法和由该方法制成的接合晶片组件 |
| CN108376652A (zh) * | 2018-03-05 | 2018-08-07 | 长江存储科技有限责任公司 | 晶圆键合方法、晶圆键合结构及调整晶圆变形量的方法 |
| US20190287854A1 (en) * | 2018-03-14 | 2019-09-19 | Raytheon Company | Stress compensation and relief in bonded wafers |
| CN109451761A (zh) * | 2018-05-17 | 2019-03-08 | 长江存储科技有限责任公司 | 用于在晶圆键合期间调整晶圆变形的方法和系统 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112071747A (zh) * | 2020-09-17 | 2020-12-11 | 武汉新芯集成电路制造有限公司 | 晶圆键合方法 |
| CN112071747B (zh) * | 2020-09-17 | 2024-02-27 | 武汉新芯集成电路制造有限公司 | 晶圆键合方法 |
| CN112397376A (zh) * | 2020-11-13 | 2021-02-23 | 武汉新芯集成电路制造有限公司 | 晶圆键合方法及晶圆键合系统 |
| CN112397376B (zh) * | 2020-11-13 | 2024-02-27 | 武汉新芯集成电路制造有限公司 | 晶圆键合方法及晶圆键合系统 |
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