CN111009511A - 正负压接口的esd防护装置 - Google Patents
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Abstract
本发明公开了一种正负压接口的ESD防护装置，包括一半导体基片、第一接口端，半导体基片的上部设置有第一掺杂区域，第一掺杂区域包括依次相邻的第一p阱、第一n阱、第二p阱；第一p阱与第一n阱的相邻部的上部设置有第三n型重掺杂区；第二p阱与第一n阱的相邻部的上部设置有第四n型重掺杂区；第二n型重掺杂区和第四p型重掺杂区接地；第一p型重掺杂区和第一n型重掺杂区分别与第一接口端电连接，第一接口端用于与正负压接口电连接。本发明可以防止管脚出现负压导致芯片中电流的倒灌，带有无回闪的结构阻止了芯片正常工作时类似latch up现象的发生。
Description
技术领域
本发明属于正负压接口的ESD(静电释放)防护技术领域，尤其涉及一种正负压接口的ESD防护装置。
背景技术
对于正负压接口的ESD防护，往往采用高压的二极管方案，即通过背靠背的二极管挂在input/output pin(输入/输出引脚)上进行ESD防护。但是二极管的反向导通电阻很大，在能量注入一定的前提下，电阻越大，流过的电流就会越小，泄放ESD电流的能力就会越弱，解决此问题在于加大二极管的面积来降低其导通电阻，是芯片面积变的很大。另外，还可以通过stacked NMOS(堆叠NMOS)方案来进行ESD防护，如果是20V的电源电压，而NMOS的junction breakdown voltage(结击穿电压)是8V，那就要串联三个反相的NMOS和三个正向的NMOS，这样在layout(布图)实现上会占用很大的面积，不利于芯片的集成，而且NMOS寄生的NPN会发生快速回闪的现象，芯片在正常工作的情况下遇到ESD事件会有类似latch up(闩锁效应)现象，最终导致信号无法正常输入或者芯片销毁的情况。
发明内容
本发明要解决的技术问题是为了克服现有技术中正负压接口的ESD防护器件易发生回闪现象的缺陷，提供一种正负压接口的ESD防护装置。
本发明是通过下述技术方案来解决上述技术问题：
本发明提供一种正负压接口的ESD防护装置，包括一半导体基片、第一接口端，半导体基片的上部设置有第一掺杂区域，第一掺杂区域包括依次相邻的第一p阱、第一n阱、第二p阱；
第一p阱的上部自左向右依次设置有第一p型重掺杂区、第一n型重掺杂区、第二p型重掺杂区；
第二p阱的上部自左向右依次设置有第三p型重掺杂区、第二n型重掺杂区、第四p型重掺杂区；
第一p阱与第一n阱的相邻部的上部设置有第三n型重掺杂区；第二p阱与第一n阱的相邻部的上部设置有第四n型重掺杂区；
第二n型重掺杂区和第四p型重掺杂区接地；
第一p型重掺杂区和第一n型重掺杂区分别与第一接口端电连接，
第一接口端用于与正负压接口电连接。
较佳地，ESD防护装置还包括第二n阱，第二n阱为U形，第二n阱包围第一掺杂区域。
较佳地，第二n阱的下方设置有NBL(n型埋层)。
较佳地，第一p阱、第一n阱、第二p阱和第二n阱的上表面均设置有FOX(场氧化层)。
较佳地，第一p阱和第二p阱均为标准p阱。
较佳地，第一n阱为标准n阱。
较佳地，第二n阱为深n阱(DNWELL)。
较佳地，第二n阱为高压n阱(HVNWELL)。
较佳地，半导体基片为左右对称结构。
本发明的积极进步效果在于：本发明的正负压接口的ESD防护装置对于芯片的ESD级别有更高的提升，使芯片的面积变得更小，可以防止Pin脚出现负压导致芯片中电流的倒灌，带有无回闪的结构阻止了芯片正常工作时类似latch up现象的发生。
附图说明
图1为本发明的一较佳实施例的正负压接口的ESD防护装置的结构示意图。
具体实施方式
下面通过一较佳实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
本实施例提供一种正负压接口的ESD防护装置。参照图1，该正负压接口的ESD防护装置包括一半导体基片1、第一接口端2。半导体基片1的上部设置有第一掺杂区域3，第一掺杂区域3包括依次相邻的第一p阱31、第一n阱32、第二p阱33。
第一p阱31的上部自左向右依次设置有第一p型重掺杂区311、第一n型重掺杂区312、第二p型重掺杂区313。第二p阱33的上部自左向右依次设置有第三p型重掺杂区331、第二n型重掺杂区332、第四p型重掺杂区333。第一p阱31与第一n阱32的相邻部的上部设置有第三n型重掺杂区314；第二p阱33与第一n阱32的相邻部的上部设置有第四n型重掺杂区334。第二n型重掺杂区332和第四p型重掺杂区333与接地端GND电连接。第一p型重掺杂区311和第一n型重掺杂区312分别与第一接口端2电连接。第一接口端2用于与外部电路的正负压接口电连接。其中，“P+”表征p型重掺杂区，“N+”表征n型重掺杂区。
该ESD防护装置还包括第二n阱4，第二n阱4为U形，第二n阱4包围第一掺杂区域3。第二n阱4的下方设置有NBL 5。
第一p阱31、第一n阱32、第二p阱33和第二n阱4的上表面均设置有FOX 6。
作为一种可选的实施方式，第一p阱31和第二p阱33均为标准p阱(SDPW)，第一n阱32为标准n阱(SDNW)。
在一种可选的实施方式中，第二n阱4为深n阱。在一种可选的实施方式中，第二n阱4为高压n阱(HVNWELL)。
作为一种较佳的实施方式，半导体基片1为左右对称结构，各个掺杂区为对称设置。
当正负压接口出现ESD正向脉冲时，ESD电流会率先通过左侧的第一p型重掺杂区311(P+)/第一p阱31(SDPW)→第一p阱31(SDPW)/第一n阱32(SDNW)二极管的正向结流入到第一n阱32(SDNW)中。由于电场的作用，使其第一n阱32(SDNW)/第三n型重掺杂区314(N+)与第一p阱31(SDPW)结产生大量的电子空穴对。由于第二p阱33(SDPW)寄生电阻的作用，使其第四n型重掺杂区334(N+)/第二p阱33(SDPW)/第二n型重掺杂区332(N+)形成的NPN三极管导通，最终第一p阱31(SDPW)/第一n阱32(SDNW)/第二p阱33(SDPW)/第二n型重掺杂区332(N+)形成PNPN结构，可控硅(SCR)结构发挥作用，泄放ESD电流。
当正负压接口出现ESD负向脉冲时，由于ESD防护装置为对称结构，可以理解为正负压接口接0V，接地端GND接ESD正向脉冲。ESD电流会率先通过第四p型重掺杂区333(P+)/第二p阱33(SDPW)→第二p阱33(SDPW)/第一n阱32(SDNW)二极管的正向结流入到第一n阱32(SDNW)中。由于电场的作用，使其第一n阱32(SDNW)/第四n型重掺杂区334(N+)与第二p阱33(SDPW)结产生大量的电子空穴对。由于第一p阱31(SDPW)寄生电阻的作用，使其第三n型重掺杂区314(N+)/第一p阱31/第一n型重掺杂区312(N+)形成的NPN三极管导通，最终第二p阱33(SDPW)/第一n阱32(SDNW)/第一p阱31/第一n型重掺杂区312(N+)形成PNPN结构，可控硅(SCR)结构发挥作用，泄放ESD电流。
为了防止ESD电流的拥挤导致的局部热量积累使本实施例的ESD防护装置烧毁的情况，要采取长而窄的多指结构，确保高级别的ESD防护。
要在SDNW与SDPW之间插入N+有源区，由于SDNW/SDPW的击穿电压过大不利于SCR(Silicon Controlled Rectifier，可控硅整流器)的形成，而采取SDNW/N+/SDPW的较低击穿电压有利于电子空穴对的产生，从而得到较低的PNPN结构导通电压更早的泄放ESD电流。
本实施例的ESD防护装置在SDPW中放置漂浮的P型扩散区(第一p阱31中设置第二p型重掺杂区313，第二p阱33中设置第三p型重掺杂区331)，以调节可控硅中NPN的复合速率而使局部参杂浓度增加，从而降低NPN的电流增益，使得可控硅的保持电压增加，让其没有闪回的现象，在外部电路(例如，芯片)正常工作的状态下触发ESD路径开启时没有器件闪回带来的类似latch up现象的发生。
本实施例的正负压接口的ESD防护装置应用于各种高压芯片的管脚静电防护，对于芯片的ESD级别有更高的提升，使芯片的面积变得更小，可以防止Pin脚出现负压导致芯片中电流的倒灌，带有无回闪的结构阻止了芯片正常工作时类似latch up现象的发生。本实施例的正负压接口的ESD防护装置可以广泛应用于电源管理芯片、驱动芯片、车载电子等领域的芯片的管脚处。在这些高压集成电路芯片产品中，静电放电(ESD)是主要的可靠性问题之一，为了成功地保护芯片内部电路，片上ESD保护元件的特性必须在ESD防护设计窗口之内。由于高压器件的高电源电压和结构的复杂性，对高压器件的ESD设计提出了更高的要求。本实施例的正负压接口的ESD防护装置保证了芯片上ESD防护元件在高压应用中的可靠性。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
Claims (9)
1.一种正负压接口的ESD防护装置，其特征在于，包括一半导体基片、第一接口端，所述半导体基片的上部设置有第一掺杂区域，所述第一掺杂区域包括依次相邻的第一p阱、第一n阱、第二p阱；
所述第一p阱的上部自左向右依次设置有第一p型重掺杂区、第一n型重掺杂区、第二p型重掺杂区；
所述第二p阱的上部自左向右依次设置有第三p型重掺杂区、第二n型重掺杂区、第四p型重掺杂区；
所述第一p阱与所述第一n阱的相邻部的上部设置有第三n型重掺杂区；所述第二p阱与所述第一n阱的相邻部的上部设置有第四n型重掺杂区；
所述第二n型重掺杂区和所述第四p型重掺杂区接地；
所述第一p型重掺杂区和所述第一n型重掺杂区分别与所述第一接口端电连接，
所述第一接口端用于与所述正负压接口电连接。
2.如权利要求1所述的正负压接口的ESD防护装置，其特征在于，所述ESD防护装置还包括第二n阱，所述第二n阱为U形，所述第二n阱包围所述第一掺杂区域。
3.如权利要求2所述的正负压接口的ESD防护装置，其特征在于，所述第二n阱的下方设置有NBL。
4.如权利要求3所述的正负压接口的ESD防护装置，其特征在于，所述第一p阱、所述第一n阱、所述第二p阱和所述第二n阱的上表面均设置有FOX。
5.如权利要求4所述的正负压接口的ESD防护装置，其特征在于，所述第一p阱和所述第二p阱均为标准p阱。
6.如权利要求5所述的正负压接口的ESD防护装置，其特征在于，所述第一n阱为标准n阱。
7.如权利要求6所述的正负压接口的ESD防护装置，其特征在于，所述第二n阱为深n阱。
8.如权利要求6所述的正负压接口的ESD防护装置，其特征在于，所述第二n阱为高压n阱。
9.如权利要求6所述的正负压接口的ESD防护装置，其特征在于，所述半导体基片为左右对称结构。
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