CN110995280A - 一种并行Viterbi译码器 - Google Patents

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Abstract

本发明公开了一种并行Viterbi译码器，是实现软件基带中的关键技术。本发明实现了MPI多进程并行检测输入序列软件框架、基于OpenMP的多Sections实现数据分段覆盖并行Viterbi译码架构和自定义线程动态调度模型。在提升Viterbi译码性能的同时保证了数据完整性，自定义线程动态调度模型可根据数据码率动态调整工作线程数量和一次并行译码的数据吞吐量，从而获取译码结果输出时延与译码性能之间的平衡。

Description

一种并行Viterbi译码器
技术领域
本发明涉及一种并行Viterbi译码器，尤其设计一种基于MPI和OpenMP技术的并行Viterbi译码器。适用于测控系统中软件基带等利用纯软件实时或事后解调产品中，实现卷积编码的Viterbi译码功能，属于通信技术领域。
背景技术
在通信系统中，信号在信道传输过程中，尤其是在长程传输中，可能经过多种恶劣的环境，受到外界噪声的影响，接收端得到的信号可能与发送端存在偏差。为了降低系统的差错率，提高通信的可靠性，就需要信道编译码技术。卷积码和Viterbi译码广泛用于现代通信系统中进行前向纠错，CCSDS(Consultative Committee for Space Data Systems国际空间数据系统咨询委员会)推荐码率有1/2、2/3、3/4、5/6和7/8。
目前，应用于通信系统中的基带设备中实现Viterbi译码功能的方法是基于FPGA(Field Programmable Gate Array现场可编程门阵列)IP Core。随着通用计算平台性能和并行编程软件技术的提升，利用纯软件实现信号软解调的软件基带应运而生。码率为m/n的Viterbi译码输入卷积码序列的起始码元有n种可能，而基于FPGA IP Core的Viterbi译码器在实际应用中，依次顺序的对n种可能性进行译码和判断，找到其中正确的一种。在找到正确的译码结果前，Viterbi译码器输入的卷积序列会被丢弃，造成数据损失。在现代无线通信系统中，尤其是随遇接入通信及深空通信系统，每一个数据码元都十分珍贵。因此，在实际Viterbi译码器的实现中，应综合考虑译码速度、码率和如何保证数据吞吐率的前提下尽量降低译码器在数据序列检测时造成的数据损失。
发明内容
本发明提供了一种无输入卷积码序列数据损失的并行Viterbi译码器。并且提升纯软件实现Viterbi的计算性能，满足工程应用需求，同时，发明了并行粒度可动态调整的并行方案。
本发明的技术解决方案是：一种并行Viterbi译码器，用于对卷积编码(n，m，K)进行Viterbi译码，其特征在于包括n个Viterbi译码进程，n个共享缓冲区、n个帧同步进程；Viterbi译码进程、共享缓冲区和帧同步进程一一对应；
Viterbi译码进程，用于对卷积码序列进行Viterbi译码，将译码结果写入对应的共享缓冲区；帧同步进程从对应的共享缓冲区中读出译码后数据，并进行帧同步处理，一旦完成帧同步，则发送帧同步锁定消息同时发送给n个Viterbi译码进程；帧同步锁定消息包括发送该消息的帧同步进程序号、帧同步标志位；
共享缓冲区用于Viterbi译码进程和其对应的帧同步进程之间进行数据交互，共享缓冲区中数据的生产者为Viterbi译码进程，数据的消费者为帧同步进程；
Viterbi译码进程，接收到帧同步锁定消息后，判断是否是本Viterbi译码进程对应的Viterbi译码结果已经完成帧同步，如果是，则继续进行译码工作，如果不是，停止译码工作；
进入到n个Viterbi译码进程的卷积码序列通过外部输入的卷积码序列扩展而成，具体为：进入到第1个Viterbi译码进程的卷积码序列与外部输入的卷积码序列相同；进入到第i个Viterbi译码进程的卷积码序列相对于外部输入的卷积码序列偏移i-1个数据位，i＝1～n。
所述Viterbi译码进程包括L个Viterbi译码模块，通过OpenMP方法实现并行译码，具体包括如下步骤：
(1)、对进入到Viterbi译码进程的卷积码序列按照时间顺序进行分段处理，得到M个数据段，记为第1数据段～第M数据段，所述M小于等于L；所述每个数据段长度相同，且大于K，如果最后一个数据段不足K个码元，则填0补充；第j+1数据段开头的N个数据位为第j数据段的尾部的N个数据位，N大于等于K；
(2)、从L个Viterbi译码模块中取出前M个Viterbi译码模块并行对步骤(1)所得到的第1数据段～第M数据段分别进行译码，得到第1个译码结果～第M个译码结果并存储至共享缓冲区；所述第j个译码结果的尾部和第j+1个译码结果的头部存在连续N/2个数据位相同，对于该重复的连续数据位，存储时只取第j个译码结果的尾部或者第j+1个译码结果的头部存储至缓冲区中。
所述N为2的整数次幂。
所述第1个Viterbi译码模块输出的译码结果～第L个Viterbi译码模块输出的译码结果分别存入缓冲区的固定地址区间中，第k个Viterbi译码模块输出的译码结果对应的地址区间与第k+1个Viterbi译码模块输出的译码结果对应的地址区间连续，帧同步进程从缓冲区中前M个固定地址区间中顺序提取数据位，得到译码序列。
所述Viterbi译码模块的数量M可调。
本发明与现有技术相比的有益效果是：
(1)、本发明根据MPI多进程并行执行不同输入序列的Viterbi译码和帧同步，使得Viterbi输入序列检测过程不丢数；
(2)、本发明利用OpenMP的多Sections实现数据分段覆盖并行Viterbi译码，编程简单易行，可明显提升Viterbi译码性能；
(3)、本发明设置分段覆盖区长度的原则有利于以字节为单位的数据处理软件实现；
(4)、本发明自定义线程动态调度模型可根据数据码率动态调整工作线程数量和一次并行译码的数据吞吐量，从而获取译码结果输出时延与译码性能之间的平衡。
附图说明
图1为本发明的并行Viterbi软件框架示意图；
图2为本发明的(2，1，7)Viterbi译码输入序列关系图；
图3为本发明的自定义线程动态调度程序结构图；
具体实施方式
本发明提供一种用于软件基带或软解调过程中，能够满足多码率、高吞吐率，包括MPI多进程并行检测输入卷积码序列软件框架、基于OpenMP的多Sections实现数据分段覆盖并行Viterbi译码架构和自定义线程动态调度模型的并行Viterbi译码器。
为使本发明的目的、技术方案和优点更加清晰，下面结合附图和具体施例对本发明进一步详细描述。
一种并行Viterbi译码器，用于对卷积编码(n，m，K)进行Viterbi译码，该译码器包括n个Viterbi译码进程，n个共享缓冲区、n个帧同步进程；Viterbi译码进程、共享缓冲区和帧同步进程一一对应，如图1所示。
所述卷积编码(n，m，K)中，n表示编码器每一次输出的比特位数，m表示编码器每一次输入的比特位数，K表示卷积码的约束长度，代表当前编码器输出与之前的多少个输入比特相关。其中，根据卷积编码的特点，n值最小设为2，最大设为8。并行Viterbi译码器创建进程个数最小为4，最大为16，或者根据应用要求，设置为最大n值的两倍；
以卷积编码(2,1,7)为例，进行Viterbi译码时，激活2个Viterbi译码进程和2个帧同步进程，并打开2个共享缓冲区。第1个Viterbi译码进程和第2个Viterbi译码进程分别对图2所示输入的卷积码序列1和序列2进行Viterbi译码，将译码结果写入对应的共享缓冲区1和共享缓冲区2；第1个帧同步进程和第2个帧同步进程分别从对应的共享缓冲区1和共享缓冲区2中读出译码后数据，并进行帧同步处理，有且只有一个译码后数据可以正确完成帧同步。一旦完成帧同步，则发送帧同步锁定消息同时发送给2个Viterbi译码进程；帧同步锁定消息包括发送该消息的帧同步进程序号、帧同步标志位；
Viterbi译码进程，接收到帧同步锁定消息后，判断是否是本Viterbi译码进程对应的Viterbi译码结果已经完成帧同步，如果是，则继续进行译码工作，如果不是，停止译码工作。
所述的输入卷积码序列通过外部输入的卷积码序列扩展而成，以n个码元组成的序列为一组进行Viterbi译码；
所述的输入卷积码序列指卷积编码(n，m，K)的译码时，输入Viterbi译码进程的数据以n个码元组成的序列为一组进行译码，该组输入卷积码序列的起始码元可以是这n个码元中任意一个。对数据的切分只有与编码时一致才能获得正确的译码结果，完成帧同步。例如图2所示(2，1，7)Viterbi译码输入序列关系图，D1～D9表示输入的9个卷积码码元。进入到2个Viterbi译码进程的卷积码序列通过外部输入的卷积码序列扩展而成，具体为：进入到第1个Viterbi译码进程的卷积码序列与外部输入的卷积码序列相同，其中D1D2为一组，D3D4为一组进行译码；进入到第2个Viterbi译码进程的卷积码序列相对于外部输入的卷积码序列偏移1个数据位，其中D2D3为一组，D4D5为一组进行译码；
所述Viterbi译码器采用MPI的设计思想，利用MPI多进程并行执行Viterbi译码和帧同步。通过消息传递的方式并行进行输入卷积码序列检测，以多核多路CPU的计算能力和多个共享内存空间为代价，保证了正确的输入序列数据完整性。不需要多次串行尝试每个输入序列译码结果是否能帧同步，再确定正确的输入序列。串行检测输入序列性能较低，帧同步之前处理的数据往往会丢失；
所述创建的MPI进程是否被激活并启动工作，取决于卷积编码方式的设置。被激活的MPI进程序号始终从进程0开始；
所述MPI进程需在同一台机器上创建，使得MPI进程间可以共享内存缓冲区；
上述的方案中，所述的Viterbi译码进程包括L个Viterbi译码模块，每个Viterbi译码进程通过OpenMP方法实现并行译码，如图1所示，具体包括如下步骤：
(1)、对进入到Viterbi译码进程的卷积码序列按照时间顺序进行分段处理，得到M个数据段，记为第1数据段～第M数据段，所述M小于等于L；所述每个数据段长度相同，且大于K，如果最后一个数据段不足K个码元，则填0补充；第j+1数据段开头的N个数据位为第j数据段的尾部的N个数据位，N大于等于K；
(2)、从L个Viterbi译码模块中取出前M个Viterbi译码模块并行对步骤(1)所得到的第1数据段～第M数据段分别进行译码，得到第1个译码结果～第M个译码结果并存储至共享缓冲区；所述第j个译码结果的尾部和第j+1个译码结果的头部存在连续N/2个数据位相同，对于该重复的连续数据位，存储时只取第j个译码结果的尾部或者第j+1个译码结果的头部存储至缓冲区中。
所述的一种并行Viterbi译码器，相同数据位数N为2的整数次幂，便于计算机处理；且为保证每块数据尾部输出结果的准确性，覆盖区至少有4个字节的数据需要被后一段的数据所覆盖；
上述Viterbi译码进程中，所述第1个Viterbi译码模块输出的译码结果～第L个Viterbi译码模块输出的译码结果分别存入共享缓冲区的固定地址区间中，第k个Viterbi译码模块输出的译码结果对应的地址区间与第k+1个Viterbi译码模块输出的译码结果对应的地址区间连续，帧同步进程从缓冲区中前M个固定地址区间中顺序提取数据位，得到译码序列；
所述的每个Viterbi译码进程都可以应用图3所示的多OpenMP Sections软件架构实现多线程并行译码；
所述的Viterbi译码进程中，Viterbi译码模块的数量M可调，其动态调度模型实现过程如下：为每个Section分配一个固定ID号，如0～(M-1)，并固定每个Section处理数据块的顺序。定义一个被激活Section数量的变量i_RealSectionNum。根据数据码率、初始时延限制和并行Section数量与译码吞吐量之间的性能关系表可以动态调整i_RealSectionNum值。
所述Sections存在多线程创建和消亡的隐性开销，在一个Section中处理小块数据的性能不佳，优先调整Section数量，当需要一个Section工作时，再调整数据段大小来调整译码结果输出时延；
本发明说明书中未作详细描述的内容属本领域技术人员的公知常识。

Claims (5)

1.一种并行Viterbi译码器，用于对卷积编码(n，m，K)进行Viterbi译码，其特征在于包括n个Viterbi译码进程，n个共享缓冲区、n个帧同步进程；Viterbi译码进程、共享缓冲区和帧同步进程一一对应；
Viterbi译码进程，用于对卷积码序列进行Viterbi译码，将译码结果写入对应的共享缓冲区；帧同步进程从对应的共享缓冲区中读出译码后数据，并进行帧同步处理，一旦完成帧同步，则发送帧同步锁定消息同时发送给n个Viterbi译码进程；帧同步锁定消息包括发送该消息的帧同步进程序号、帧同步标志位；
Viterbi译码进程，接收到帧同步锁定消息后，判断是否是本Viterbi译码进程对应的Viterbi译码结果已经完成帧同步，如果是，则继续进行译码工作，如果不是，停止译码工作；
进入到n个Viterbi译码进程的卷积码序列通过外部输入的卷积码序列扩展而成，具体为：进入到第1个Viterbi译码进程的卷积码序列与外部输入的卷积码序列相同；进入到第i个Viterbi译码进程的卷积码序列相对于外部输入的卷积码序列偏移i-1个数据位，i＝1～n。
2.根据权利要求1所述的一种并行Viterbi译码器，其特征在于：Viterbi译码进程包括L个Viterbi译码模块，通过OpenMP方法实现并行译码，具体包括如下步骤：
(1)、对进入到Viterbi译码进程的卷积码序列按照时间顺序进行分段处理，得到M个数据段，记为第1数据段～第M数据段，所述M小于等于L；所述每个数据段长度相同，且大于K，如果最后一个数据段不足K个码元，则填0补充；第j+1数据段开头的N个数据位为第j数据段的尾部的N个数据位，N大于等于K；
(2)、从L个Viterbi译码模块中取出前M个Viterbi译码模块并行对步骤(1)所得到的第1数据段～第M数据段分别进行译码，得到第1个译码结果～第M个译码结果并存储至共享缓冲区；所述第j个译码结果的尾部和第j+1个译码结果的头部存在连续N/2个数据位相同，对于该重复的连续数据位，存储时只取第j个译码结果的尾部或者第j+1个译码结果的头部存储至缓冲区中。
3.根据权利要求2所述的一种并行Viterbi译码器，其特征在于：N为2的整数次幂。
4.根据权利要求2所述的一种并行Viterbi译码器，其特征在于：所述第1个Viterbi译码模块输出的译码结果～第L个Viterbi译码模块输出的译码结果分别存入缓冲区的固定地址区间中，第k个Viterbi译码模块输出的译码结果对应的地址区间与第k+1个Viterbi译码模块输出的译码结果对应的地址区间连续，帧同步进程从缓冲区中前M个固定地址区间中顺序提取数据位，得到译码序列。
5.根据权利要求2所述的一种并行Viterbi译码器，其特征在于：所述Viterbi译码模块的数量M可调。
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