CN1078798C - Mpeg2传送译码器 - Google Patents

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Abstract

本发明包括：传送分析程序单元，分析语法字段值并输出识别的每个数据以及中断；CPU接口单元，用于在传送分析程序单元的寄存器文件和每个译码器之间提供接口，并输出一个信号；CPU，用于一旦输入了一个中断信号，从所述的CPU接口单元中读中断寄存器，检测所述的中断信号。并进行译码；存贮单元，用于存贮所述CPU的操作程序；和一个译码器接口单元，用于控制数据交换。

Description

MPEG2传送译码器
本发明涉及到一种MPEG2传送译码器，特别是涉及到一种可针对多种用途编程的MPEG2传送译码器。
近来，关于在媒体之间发送/接收数字处理的图象和音频格式方面，提出了很多方法。其中包括有部分地根据所述运动图象专家组MPEG2建议的MPEG2系统。这种系统能够利用便于使用压缩图象和声音数据的格式在媒体间发送和接收数据。所述的发送/接收格式被分成两种类型：一种是在存贮设备媒体的无误差环境中发送/接收，另一种是在卫星或电缆的媒体中有可能发生误差的环境中的发送/接收。在绝不会发生误差的环境中的发送/接收是通过以程序流(program stream)的方式进行格式化而执行的，而在可能经常发生误差环境中的发送/接收是通过以传送数据流(packet stream)的方式进行格式化而执行的。
应用于有误差环境的发送/接收设备中的典型的MPEG2传送译码器可以分成使用中央处理单元CPU和使用硬连线逻辑的两种。
在使用所述CPU的MPEG2传送译码器中，所述CPU的操作应以高速执行，而在使用所述硬连线逻辑的MPEG2传送译码器中，其使用固定于某种目的。
下面将参照附图来描述传统的MPEG2传送译码器的结构。
图1示出了一个使用传统CPU的MPEG2传送译码器，图2示出了使用传统的硬连线逻辑的MPEG2传送译码器。示于图1的使用传统CPU的MPEG2传送译码器包括：通道译码单元1，用于通过调谐和解调通过一个卫星或电缆所接收的信号而输出一个传送包数据；数据缓冲器单元2，用于在暂存由所述通道译码单元1输出的传送包数据之后加以输出；CPU3，用于通过阅读数据缓冲单元2的输出数据在所述存贮器中的编程执行译码操作；存贮单元4，用于存贮所述CPU3的操作程序；以及利用CPU3对视频信号、音频信号以及数据信号分别进行译码的3个译码器：视频译码器5、音频译码器6和数据译码器7。另一方面，使用如图2所示传统硬连线逻辑的MPEG2传送译码器包括：通道译码单元1；用于通过调谐和解调通过一卫星或电缆所接收的信号输出一个传送数据包数据；硬连线逻辑单元8，用于以硬连线方式对由所述通道译码单元1输出的传送数据包数据进行译码；和利用所述硬连线逻辑单元分别对视频信号、音频信号和数据信号进行译码的三个译码器：视频译码器5、音频译码器6和数据译码器7。
如上所述，传统的传送译码仅是利用所述CPU或所述硬连线逻辑执行的。就是说，为图1所示，当使用CPU去完成所有各种应用时，所述CPU从所述的通道译码单元1中读出传送信息包数据，并根据在存贮单元4中的编程执行译码操作，然后，将译码后的数据输出给视频、音频和数据译码器。但是，利用通过编程对数据进行处理的这些系统，需要一个高速CPU以执行高速译码操作。并且如图2所示，在由硬连线逻辑组成的情况下，一个译码操作可用于一个固定应用，然而，在不同应用的情况下，所述的译码操作就没有灵活性。另外，当使用一个不固定字段或向其输入一个专用数据，若相关状态不是由硬连线逻辑组成，那么还应当重新组成一个硬连线逻辑电路以处理这种情况。
本发明的目的就是要解决现有技术中存在的问题，从而通过构成一个由硬连线逻辑和能够被编程的CPU相互组合而成的MPEG2传送译码器使得可以根据用户编程内容执行各种译码操作。
实现所述目的的本发明的特征在于所述的MPEG2传送译码器包括：一个传送分析程序单元，用来存贮进行分析的每一个语法字段值，并在从每一个数据包数据进行收集之后输出靠所述数据包指示符PID可识别的每一个数据，并且在多个寄存器值中设定了一个所指定的寄存器值时，输出一个中断信号；CPU接口单元，用于在所述传送分析程序单元的寄存器文件和每一个译码器之间提供一个接口，并输出一个信号，通过译码所述地址，该信号选择传送分析程序单元或视频译码器、音频译码器、数字译码器和存贮器，一旦一个中断信号被输入，CPU就要从所述CPU接口单元中读所述的中断寄存器，以检测是否从所述的传送分析程序单元或是从所述的视频译码器、音频译码器和所述的数据译码器输入了所述的中断信号，并根据一个存贮单元内的程序进行译码；存贮单元，用于存贮所述CPU的操作程序；和一个译码器接口单元，用于控制在所述CPU、所述传送分析程序单元和所述视频、音频及数据译码器之间的数据交换。
图1示出了一个使用传统CPU的MPEG2传送译码器的结构；
图2示出了一个使用传统硬连线逻辑的MPEG2传送译码器的结构；
图3示出了根据本发明可以编程的一个MPEG2传送译码器的结构；
图4详细地示出了图3的传送分析程序单元以及CPU接口单元的方框图；
图5的方框图详细示出了图4所示译码器接口的一个实施例；
图6的方框图详细示出了图4所述译码器接口的另一实施例；
图7示出了根据本发明一个优选实施例输入给一个传送数据包译码器寄存器的传送数据包语法；
图8示出了根据本发明一个优选实施例输入给一个自适应字段(ADF)译码器寄器的ADF语法；
图9示出了根据本发明一个优选实施例输入给一个包化基本流(PES)译码器寄存器的PES数据包语法；
图10A、10B和10C示出了根据本发明一个优选实施例输入给PSI译码器寄存器的PSI语法；
图11示出了根据本发明一个优选实施例的所述传送译码器的寄存器表；
图12示出了根据本发明一个优选实施例的所述ADF译码器的寄存器表；
图13示出了根据本发明一个优选实施例的所述PES译码器的寄存器表；
图14示出了根据本发明一个优选实施例的在所述传送译码器内的中断产生表；
图15示出了根据本发明一个优选实施例的在所述ADF译码器内的中断产生表；
图16示出了根据本发明一个优选实施例的在所述PES译码器内的中断产生表；
图17示出了根据本发明一个优选实施例的在所述CPU控制接口单元中的中断产生表。
下面参照附图来描述本发明的MPEG2传送译码器。
如图3所示，根据MPEG2系统规划的本发明的MPEG2传送译码器包括：传送分析程序单元11，用于在分析之后，存贮每个语法字段值，并输出每一个音频、视频和数据信息，这些信息在从由所述通道输入的每一个包数据进行收集以后都是PID的部分，并且，若设定了多个寄存器值的一个所识别的寄存器值，还要输出一个电断信号；CPU接口单元14，用于在所述传送分析程序单元11和每个译码器之间提供一个接口，并输出一个信号，该信号通过对所述地址的译码来选择传送分析程序单元11或视频译码器、音频译码器、数据译码器和一个存贮器，一旦输入一个中断信号，所述CPU13从所述CPU接口单元中读中断寄存器，以根据一个第一存贮单元12的程序来检测所述的中断信号是从所述的传送分析程序单元11输入的，还是从视频译码器、音频译码器和数据译码器输入的，并对其进行译码；第一存贮单元12，用于存贮CPU13的操作程序；以及检测器接口单元15，用于控制所述CPU13、传送分析程序单元11以及视频、音频和数据译码器之间的数据交换。
图3中没有描述的内容提供如下：
data1是CPU13的数据总线；addr1是CPU13的地址总线；cntrl1是CPU的控制信号；其组成包括READ/WRITE(读/写)信号ST-ROBE(选通)信号、READY(准备好)信号和中断信号。
data2是一个数据总线，cntrl2包含用于识别所述传送分析程序单元11的寄存器、读出数据总线2的值或向数据总线2写入所述值的一个选择信号、用于读和写所达音频、视频和其它译码器的一个选择信号、一个选通信号和一个准备好信号。
data3是根据所述通道译码器输入的一个数据总线，cntrl3包括一个用于从所述通道译码器读所述数据的一个Read Enable(读使能)信号、一个Read Clock(读时钟)和一个Ready(准备好)信号。
data4包括所述视频、音频和数据总线，用于所述视频、音频和数据译码器的输入/输出，addr4包括所述视频、音频和数据地址的地址总线，用于向所述视频、音频和数据译码器输出，cntrl4由控制信号构成，用于读/写所述视频、音频和数据译码器。
data5是一个数据总线，用于在所述的传送分析程序单元11和所述译码器接口单元15之间发送数据，cntrl5是一个控制信号总线，用于在所述的传送分析程序单元11的PES译码器24和所述的译码器接口单元15之间发送所述的控制信号。
下面详细地描述本发明的按上述方式构成的MPEG2传送译码器。
在图4中，所述的传送分析程序单元11包括：通道译码器接口单元20、传送译码器21、第二存贮单元22、自适应字段ADF译码器23和包化基本流(packetized elemantary stream)PES译码器24。就是说，所述的通道译码器接口单元20是一个用于利用所述传送分析程序单元11中的所述通道译码器单元1输入/输出数据和控制信号的接口。所述的传送译码器21包括一个用于分析所述MPEG2传送数据包语法的传送数据包译码器控制器21a和一个用于存贮经过所述传送数据包译码器控制器21a分析的每一个标题字段值的传送数据包译码器寄存器21b。在所述传送译码器寄存器21b中的寄存器由所述CPU13进行存取，且根据所述中断寄存器相对于CPU13的使能状态来中断分析后的字段值。
所述第二存贮单元22包括用于存贮所述MPEG2流PSI流部分、和包括在所选数据包之内的自适应_扩展_数据(adaptation_extension_data)、传输_专用_数据(transport_private_data)(图8)、PES_扩展_数据(PES_extension_data)、DSM(数字存储介质)_方法_模式_数据(DSM_trick_mode_data)(图9)的存贮器22a和用于产生存贮地址mem_addr和cntrl_mm的存贮器控制器22b，在所述的存贮地址mem_addr处，使用在用以指示这些数据存贮位置的存贮地址上的信息将这些数据存贮起来，所述的cmrl_mm用以控制存贮器的存取。所述存贮器22a可以包括一个DRAM或一个SRAM，且所述存贮器控制器22b具有用于存贮每一PSI部分和所述存贮器22a中四种数据以及用于写的写地址所需的起始地址和终点地址。所述CPU13可以指定所述的起始地址和终点地址，且所述的改写地址被用于存贮从所述起点地址开始到所述终点地址结束的其地址自动增加的数据。
所述的ADF译码器23包括用于分析所述MPEG2传送数据包语法的ADF数据的一个ADF译码器控制器23a和一个用于在所述ADF译码器控制器23a中存贮所述分析后标题的每一个字段值的ADF译码器寄存器23b。所述ADF译码器寄存器23b中的寄存器是由CPU13进行存取的，并根据所述中断寄存器相对于CPU13的使能状态中断所述分析后字段值。
所述PES译码器24包含一个用于分析所述MPEG2流的PES部分的PES译码器控制器24a和一个用于存贮每一个分析后标题字段值的PES译码器寄存器24b。所述PES译码器寄存器24b中的寄存器是由CPU13存取的，且根据所述中断寄存器相对于CPU13的使能状态，中断所述分析后的字段值。
另一方面，所述的CPU接口单元14包括：数据缓冲器26、CPU地址检测器31、tp-CPU接口单元32、存贮器接口单元33、adf-CPU接口单元34和pes-CPU接口单元35。即，所述的数据缓冲器36执行对所述CPU数据总线内容的读/写缓冲。所述的CPU地址译码器31产生一个选择信号，用于通过对所述CPU13的高地址部分进行译码来选择所述传送分析程序单元21的寄存器，同时译码器31还要产生一个选择信号用于对所述的视频、音频和其它译码器进行存取，所产生的再一个选择信号用于对所述程序/数据存贮器进行存取。所述tp-CPU32产生一个控制信号cntrl-dsp-td以使CPU13能够通过CPU13的一个控制信号cntrl1、地址信号addr1和一个选择信号的相互作用而对所述传送数据包译码器寄存器21b中的寄存器进行存取，并译码每一个地址，以使每一个寄存器具有其它的地址。所述的存贮器接口单元33产生一个控制信号cntrl-dsp-mem用于使所述CPU13通过CPU13的一个控制信号cntrl1、地址信号addr1和一个选择信号的组合使用而对所述存贮器控制器22b的寄存器进行存取，并译码每一个地址，以使每一个寄存器具有其它的地址。所述adf-CPU接口单元34产生一个控制信号cntrl-dsp-adf，用于使所述CPU13通过所述CPU13的一个控制信号cntrl1，地址信号addr1和一个选择信号的组合使用而对所述ADF译码器寄存器23b的寄存器进行存取，并译码每一个地址，以使每一个寄存器具有其它的地址。所述的pes-CPU接口单元35产生一个控制信号cntrl-dsp-pes，用于使所述的CPU13通过所述CPU13的一个控制信号cntrl1、地址信号addr1和一个选择信号的组合使用而对所述PES译码器寄存器24b的寄存器进行存取并译码每一个地址，以使每一个寄存器具有其它的地址。
所述的译码器接口单元15由一个视频译码器接口单元41、一个音频译码器接口单元42和一个数据译码器接口单元43组成。
所述的视频译码器接口单元41控制与所述CPU13和PES译码器24相关的地址总线，数据总线和控制信号，以共同地对所述视频译码器进行存取。换言之，所述的视频译码器接口单元41从所述CPU13中接收地址总线信号addr1、数据总线信号data2和视频译码器选择信号并输入或输出所述的视频地址，视频数据和控制信号，借此以利用CPU13对所述的视频译码器进行存取。在暂存了来自所述PES译码器24的数据信号data5和控制信号cntrl5以后，所述的视频译码器接口单元41输出所述视频数据、视频控制和视频地址给视频译码器5，尽管此时所述CPU13未对视频译码器5进行存取。
所述的音频译码器接口单元42控制与所述CPU13和PES译码器24相关的地址总线、数据总线和控制信号，以共同地对所述音频译码器进行存取。换言之，所述的音频译码器接口单元42从所述CPU13中接收地址总线信号addr1、数据总线信号data2以及一个音频译码器选择信号，并输入或输出所述音频地址、所述音频数据和控制信号，借此，利用CPU13对音频译码器6进行存取。并且在暂存了来自所述PES译码器24的数据信号data5和控制信号cntrl5以后所述的音频译码器接口单元42输出所述音频数据，所述音频控制和所述音频地址给所述的音频译码器6，尽管此时所述的CPU13未对音频译码器6进行存取。
所述的数据译码器接口单元43控制与所述CPU13和所述PES译码器24相关的一个地址总线、一个数据总线和一个控制信号，以共同对所述数据译码器进行存取。换言之，所述的数据译码器接口单元43从所述CPU13中接收地址总线信号addr1、数据总线信号data2和一个数据译码器选择信号，并输入或输出所述数据地址、数据以及控制信号，借此利用CPU13对所述数据译码器7进行存取。并在暂存了来自所述PES译码器24的数据信号data5和控制信号cntrl5以后，所述的数据译码器接口单元43输出所述数据，所述数据控制和所述数据地址给数据译码器7，同时，CPU13不再对数据译码7进行存取。
另一方面，图4所示的所述译码器接口单元15由所述的视频译码器接口单元41、音频译码器接口单元42和数据译码器接口单元43组成且所述译码器接口单元41、42和43中的每一个都具有如图5所示的结构。所述译码器单元15不一定同时包括所有这些接口，可以根据需要由其中的一部分组成。
因此，在图5中仅示出了所述的视频译码器接口单元41，所述的视频译码器接口单元41包括：第一数据缓冲器51，用于在暂存来自所述CPU13的数据之后再加以输出；FIFO 52，用于暂存由所述传送分析程序单元11输出的数据，并在首先输出先前所输入数据的同时，输出表示数据是否已被填满的信号fifo-ef和fifo-ff；第二数据缓冲器53，用于在暂存之后输出由所述FIFO 52输出的数据；存取控制单元54，用于根据所述FIFO 52的输出信号fifo-ef和fifo-ff和所述CPU13设定给出对所述CPU13进行存取的权的信号标记；和一个接口控制单元55，用于利用来自所述存取控制单元54的所述信号标记完成当前的处理工作，并用于控制所述CPU13的存取以对所述视频译码器进行读/写。
图6详细示出了图4所示译码器接口单元的另一实施例的方框图。
在图5的实施例中，在所述视频、音频和数据译码器接口单元41、42和43的每一个中都设置了一个FIFO，而在图6所示的实施例中，所述的FIFO是设置成公用的。
就是说，它包括：第一数据缓冲器51，用于在暂存从所述CPU13输出的数据之后向所述视频译码器接口单元41、音频译码器接口单元42和数据译码器接口单元43输出；第二数据缓冲器53，用于在暂存之后输出所述译码器数据；存取控制单元54，用于根据具有通过控制信号线vid-mem-cntrl输出的所述信号fifo-ef和fifo-ee的视频译码器5的存取状态和CPU13，设定用于给出对CPU13存取权的信号标记；和接口控制单元55，用于利用来自所述存取控制单元54的所述信号标记完成当前的存取工作，并控制CPU13的存取，以对所述的视频译码器进行读/写。且所述公用的存贮单元44被设置在所述视频译码器接口单元41、音频译码器接口单元42和数据译码器接口单元43之中。即所述存贮单元44包括：第三数据缓冲器61，用于暂存所述传送分析程序单元11的输出数据；一个被分成三个区、即视频、音频和数据存贮区的存贮器68，用于存贮由第三数据缓冲器61输入的数据或将所存贮的数据输出给所述译码器数据；视频写指针62，用于输出写地址以向存贮器68写入视频数据；音频写指针63，用于输出写地址，以向存贮器68写入音频数据；数据写指针64，用于输出写地址以向存贮器68写入数据；第一地址缓冲器65，用于暂存所述视频写指针62输出的地址，第二地址缓冲器66，用于暂存所述音频写指针63输出的地址；第三地址缓冲器67，用于暂存由所述数据写指针64输出的地址；视频读指针72，用于输出一个读地址以将该视频数据读至所述存贮器68；音频读指针73，用于输出一个读地址，以将该音频数据读至存贮器68；数据读指针74，用于输出一个读地址，以将该数据读至存贮器68；第四地址缓冲器69，用于暂存所述视频读指针72输出的地址；第五地址缓冲器，用于暂存由所述音频读指针73输出的地址；第六地址缓冲器71，用于暂存由所述数据读指针74输出的地址；和一个存贮器接口控制器75，用于通过来自所述PES译码器24的控制信号cntrl5来控制所述指针62、63、64、72、73、74和地址缓冲器65、66、67、69、70和71的操作。
下面描述如上所构成的本发明的操作。
图7示出了输入给本发明一个传送数据包译码器寄存器21b的传送数据包语法；图8A和8B示出了输入给本发明ADF译码寄存器23b的ADF语法；图9A、9B和9C示出了输入给本发明PES译码寄存器24b的PES数据包语法，和图10A、10B和10C示出了将被存贮在本发明存贮器22a中的PSI语法。
图11示出了本发明所述传送译码器21的寄存器表；图12示出了本发明ADF译码器23的寄存器表；和图13示出了本发明PES译码器24的寄存器表。
另外，图14示出了本发明传送译码器21中的中断产生表；图15示出了在本发明ADE译码器23中的中断产生表；图16示出了根据本发明一个优选实施例的在PES译码器24中的中断产生表；图17示出了在本发明CPU控制接口单元14中的中断产生表。
首先，所述传送分析程序单元11在根据所述MPEG2系统的标准进行分析之后将每一个语法字段值存入所述寄存器，并且在从由所述通道输入的每个数据包数据收集之后输出为PID内容的每一个音频、视频和数据信息，并且若所述多个寄存器值的一个所识别的寄存器值是所述传送、ADF、PES和PSI译码器中的值，那么，还输出一个中断信号。就是说，所述传送分析程序单元11的传送译码器21分析所述传送数据包译码控制器21A中的如图7所示的所述MPEG2传送数据包的语法，并如图11所示，将所述的MPEG2传送数据包语法存贮到所述的传送数据包译码寄存器21B中。所述传送数据包译码寄存器21B的字段值根据所述中断寄存器的使能状态为所述CPU13产生一个中断。
所述的中断产生方法示于图14。在所述传送数据包头中的PID字段与用户所希望的数据包中的PID进行比较之后，一旦所述的比较值彼此之间相等，那么，所述比较的输出为“1”，一旦比较的值彼此不相等，则输出为“0”。进行比较的方式如下：对于PID-V-flag，所述传送PID字段与所述视频数据包的PID相比较，且比较值结果的输出等于1，不同值的比较结果输出等于0；对于PID-A-flag，所述传送PID字段与所述音频的PID相比较，且所述比较值相同的输出等于1，而不同值的比较结果输出等于0；对于PID-D-flag，所述传送PID字段与所述数据包的PID相比较，且比较值相同的输出等于1，而不同值的比较输出等于0；对于PID-PAT-flag，所述传送PID字段和所述程序相关表PAT的PID相比较，且比较值相同的输出为1，比较值不同的输出为0；对于PID-PMT-flag，所述的传送PID字段与所述程序变换表PMT的PID相比较，且比较值相同的输出等于1，而不同比较值的输出等于0；对于PID-CAT-flag，所述的传送PID字段与所述状态存取表CAT的PID相比较，且比较值相同的输出等于1，而不同比较值的输出等于0；且对于PID-NIT-flag，所述的传送PID字段和所述网络信息表NIT的PID进行比较，且比较值相同的输出等于1，而不同比较值的输出等于0。
所述ADF译码器23分析所述ADF译码控制器23A中的如图8所示的MPEG2 ADF字段语法并如图12所示的将所述的MPED2 ADF字段语法存贮在所述的ADF译码寄存器23B之中。并且，所述ADF译码寄存器23B的字段值根据所述中断寄器使能状态产生一个中断给CPU13。在此时，中断产生方式如图15所示。
所述PES译码器24分析在所述PES译码控制器24A中的如图9所示的MPEG2 PES字段语法，并如图12所示，将所述MPEG2 PES字段语法存贮在所述PES译码寄存器24B之中。所述PES译码寄存器的字段值根据所述中断寄存器使能的状态产生一个中断给CPU13。所述的中断产生方法示于图16。
图3所示的译码器接口单元15如下：
首先，所述视频译码器接口单元41接收来自所述视频译码器5的一个中断，产生一个视频中断信号Vid-int，并通过所述的控制总线cntrl12向所述的CPU控制接口发送所述的Vid-inf。所述的音频译码器接口单元42接收来自所述音频译码器6的中断，并产生一个音频中断信号Aud-int同时通过所述的控制总线cntrl12将所述的Aud-int发送给所述的CPU控制接口。所述的数据译码器接口单元43接收来自数据译码器7的中断，并产生一个数据中断信号Data-int，同时通过所述的控制总线cntrl12将所述的Data-int发送给所述的CPU控制接口。
下面，将图5所示译码器接口单元15的结构作为一个例子加以详细描述。
所述视频译码器接口单元41通过一个所选择的信号线从所述CPU13接收一个地址总线信号addr2、数据总线信号data2和一个视频译码器选择信号，输入/输出所述的视频地址、视频数据和所述的视频控制信号，并使所述CPU13对视频译码器5进行存取。所述视频译码器接口单元41从所述的PES译码器24接收并暂存数据信号data5和控制信号cntrl5，并且使所述视频译码器5输出视频数据、视频控制和视频地址，同时，所述CPU13不对所述视频译码器进行存取，这样，来自所述CPU13的数据总线信号data2被暂存在所述第一数据缓冲器51中，而来自所述PES译码器24的数据信号data5和控制信号cntrl5被暂存在FIFO 52中，借此，以通过第二数据缓冲器53加以输出。此时，所述FIFO检测所述的数据是被填满还是被腾空并输出相关信号fifo-ef和fifo-ff。所述的存取控制单元54检测所述CPU13是否已经利用来自所述FIFO 52的接收信号fifo-ef和fifo-ff所述CPU13的控制信号cntrl2对所述的视频译码器5进行了存取，并且如果所述CPU13已经对所述视频译码器进行存取，那么就要建立一个给定对所述CPU13进行存取的数的信号标记。因此，当所述信号从0变到1时，所述CPU13的模式也会改变，以根据把所述FIFO数据发送给所述视频译码器5的状态对所述视频译码器5进行存取，从而使得所述接口控制器55完全完成当前的处理任务，并控制所述的CPU13对视频译码器5进行存取。
当所述CPU13完成存取并在一个预定延时周期之后，不存在所述CPU13的存取，并且来自所述存取控制单元54的输出信号标记被复位到0，所述接口控制器55工作于所述FIFO数据传输模式之下。
以与所述视频译码器接口单元41、音频译码器接口单元42和数据译码器接口单元43相同的方式执行所述操作。
在如图6所示的译码器接口单元15的结构中利用三个图5所示的FIFO作为存贮器时，其操作如下。
首先，所述视频、音频和数据译码器接口单元41、42和43如图5所示进行操作。所述存贮单元44使用视频读指针72和视频写指针62对视频数据进行存取，以执行一个FIFO操作，并使用一个音频读指针73和一个音频写指针63对音频数据进行存取，同时还要使用一个数据读指针74和一个数据写指针64。在对所述视频存贮区进行了一次读/写访问之后，所述的视频数据存取指针72和62都要使所述的读/写指针加一，并且在对所述视频存贮区的边界部分进行存取后返回到所述第一地址时，所述视频数据存取指针72和62增加一个点。所述音频和数据存取指针73、63、74和64以与所述视频数据存取指针相同的方式进行操作。
所述指针62、63、64、72、73和74中的每一个都被通过缓冲器65、66、67、69、70和71中的每一个加到所述存贮器上，并且地址缓冲器65、66、67、69、70和71中的每一个都被存贮器接口控制器75使能输出并加到所述存贮器68的地址端口上。因此，在写使能的情况下，由所述传送分析程序单元11输出的数据data5被通过所述第三输出缓冲器61加到所述存贮器68上，而在读出时，由所述读指针72、73和74中的每一个所识别的值被作为译码器数据输出。所述存贮器接口控制器75接收并发送来自所述传送分析程序单元11的控制信号cntrl5，以及来自所述的视频、音频和数据译码器接口单元41、42和43的读出控制信号vid-mem-cntrl、aud-mem-cntrl和data-mem-cntrl，并根据在所述视频、音频和数据写数据中的所述控制信号cntrl5所识别的数据种类将所述信号提供给存贮器68，以便到存贮器68读取所述传送分析程序单元11的数据，控制执行向所述存贮器68的数据data5写入操作、从每一个译码器接口单元41、42和43中接收控制信号vid-mem-cntrl、aud-mem-cntrl和data-mem-cntrl，并在不从所述传送分析程序单元11输入数据的同时，把每一个读指针72、73和74提供给所述存贮器68，读出数据并把所述数据输出给每一个译码器接口单元41、42和43。图3所示CPU接口单元的操作提供所述的寄存器文件以及在所述传送分析程序单元11的视频、音频译码器和其它译码器之间的接口，并输出一个选择信号，该选择信号通过译码所述地址在所述传送分析程序单元11或所述视频、音频和数据译码器5、6和7以及第一存贮单元12之中选择一个。即：所述CPU地址译码器31译码所述CPU13的高地址部分并输出一个选择信号以选择所述传送分析程序单元11的寄存器，还输出另一个选择信号以对所述的程序/数据存贮器进行存取。由于所述CPU13产生了一个用于对所述传送数据包译码寄存器21B的寄存器进行存取的信号cntrl-dsp-td，所以通过所述控制信号cntrl1、地址信号addr1和所述选择信号的组合应用，所述的tp-CPU接口单元32译码所述地址，以使每一个寄存器具有其它的地址。在另一mem-CPU接口单元33、adf-CPU接口单元34和pes-CPU接口单元35中，如同在所述tp-CPU接口单元32中由所述CPU13产生信号cntrl-dsp-mem、cntrl-dsp-adf和cntrl-dsp-pes以对所述传送分析程序单元11的相应寄存器进行存取一样，所述控制信号cntrl1、地址信号addr1和所述选择信号相互组合起作用对所述地址译码，从而使每一个寄存器都具有其它的地址。
因此，所述的CPU接口时间14如图7所示在产生中断的时刻建立每一个可接收的中断信号：tp-int、adf-int、pes-int、vid-int、and-int和data-int。在这个时刻，能够利用CPU13读/写所述的中断寄存器和所述的中断使能值。
下面简要描述以上述方式操作的MPEG2传送译码器。
一旦所述的传送数据包从所述的通道译码器通过数据总线data3被输入给所述传送分析程序单元11，所述的传送数据包译码控制器21A就开始工作，以分析所述传送数据包的标题，把每一个所述传送数据包标题的字段值加载给相应的寄存器21B、23B和24B，并根据所述的中断使能状态为所述CPU产生一个中断。通过检测所需的数据包数据是否是根据对所述传送数据包标题进行检测之后的PID-V-flag、PID-A-flag、PID-PAT-flag、PID-CAT-flag和PID-NIT-flag的状态，相应的控制器开始工作。在所述ADF字段存在于所述数据包内的情况下，即在所述ADF控制的被检查位是10或11的情况下，检测到所述ADF字段的存在，首先是所述ADF译码控制器23A、接着是相应的控制器22a和24a开始工作。所述的ADF译码控制器23a通过分析ADF字段将每一个ADF字段的字段值装入到相应的寄存器中，并根据所述的中断使能状态产生一个中断给所述的CPU13。在所述的ADF字段译码被完成或不存在所述ADF字段的情况下，相应的译码控制器工作。就是说，在PID-V-flag、PID-A-flag、PID-D-flag为设定为1的情况下，所述PES译码控制器24A工作以分析所述PES数据标题，装载每一个字段值给相应寄存器，并根据中断使能状态产生一个中断给CPU13。根据视频、音频和数据译码器的种类，所述的PES数据包数据被发送给所述的视频译码器接口单元41、音频译码器接口单元42和数据译码器接口单元43。
同时，每当通过装载每一个中断寄存器而使在每一个信息组中存在有中断时，所述的CPU13都要检查是哪一个区域使得所述CPU13产生了所述中断，并根据所述中断的状态，对编程的中断进行处理。所述CPU13可以通过所述CPU接口单元14对所述传送分析程序单元11中的一系列寄存器进行存取，并对所述的视频、音频和数据译码器进行存取。另一方面，所述译码器接口单元15用作一个具有所述视频、音频和数据译码器的控制器，以发送由所述PES译码器24译码并且有所述CPU13存取内容的PES数据包数据，以帮助所述CPU13根据用户程编内容之后的应用对每个译码器进行存取。
上述本发明MPEG2传送译码器的效果如下：
首先，通过利用一个硬连线逻辑和一个可编程CPU的相互结合构成所述的MPEG2传送译码器。本发明的译码操作可以根据用户程编内容可变地加以应用；
其次，通过使所述高速硬连线逻辑和所述低速CPU的相互接合，本发明有多种应用；
第三，本发明解决了当所述译码器仅由所述硬连线逻辑电路构成且其应用范围仅限制在相关应用内容和特征时所发生的开发新的传送译码器的问题；
第四，通过使每一个译码器接口具体化，由所述硬连线传送分析程程序单元所译码的所述视频、音频和数据的数据随着可编程CPU对所述译码器的分时分析而被同时输出给相应的译码器，从而对所述译码器进行存取；和
第五，在所述CPU对多个译码器中的一个进行存取的同时，没有被所述CPU进行存取的译码器可以发送存贮在所述存贮器FIFO中的数据。

Claims (13)

1、一种MPEG2传送译码器，包括：
通道译码单元，用于通过调谐或复制一个传送数据包数据来输出一个通过卫星或电缆所接收的信号；
传送译码器，用于译码所述传送数据包数据；
视频、音频和数据译码器，用于通过所述的传送译码器译码所述的视频、音频和数据信号，所述的传送译码器还包括：
传送分析程序单元，用于存贮进行语法分析的每一个语法字段值，还用于输出由一个在从每个数据包数据进行收集之后的数据包指示符所识别的每一个数据，并且若设定了多个寄存器值中被指定的一个寄存器值，则输出一个中断信号；
CPU接口单元，用于在所述传送分析程序单元的寄存器文件和每个译码器之间提供接口，并输出一个信号，所述信号通过译码所述地址选择传送分析程序单元或视频译码器、音频译码器，数据译码器和存贮器；
CPU，用于一旦输入了一个中断信号，从所述CPU接口单元中读所述中断寄存器，检测所述的中断信号是从所述的传送分析程度单元输入的，还是从所述视频译码器、音频译码器和数据译码器输入的，并根据存贮单元内的程序进行译码；
存贮单元，用于存贮所述CPU的操作程序；
译码器接口单元，用于进行控制所述数据在CPU、所述传送分析程序单元以及所述视频、音频和数据译码器之间的交换。
2、如权利要求1所述的MPEG2传送译码器，其中，所述的传送分析单元包括：
通道译码器接口单元，用于利用所述的通道译码单元输入/输出数据和控制信号；
传送译码器，用于通过分析所述MPEG2传送数据包语法存贮每个分析后标题的每一个字段值，并根据中断寄存器的使能状态中断提供给所述CPU的分析后的字段值；
存贮单元，用于在由所述CPU指定的存贮器的地址处存贮所述的MPEG2数据流，自适应_扩展_数据，传输_专用_数据，PES(包化基本流)_扩展_数据和DSM(数字存储介质)_方法_模式_数据程序特定信息(PSI)部分；
自适应字段(ADF)译码器，用于通过分析所述MPEG2传送数据包语法的ADF数据，存贮每一个分析后标题的每一个字段值，并根据所述中断寄存器使能状态中止向所述CPU提供分析后的字段值；和
包化基本流(PES)译码器，用于通过分析所述MPEG2数据流的PES部分，存贮每一个分析后标题的每一个字段值，并根据所述中断寄存器的使能状态中止向所述CPU提供分析后的字段值。
3、如权利要求2所述的MPEG2传送译码器，其中，所述的传送译码器还包括：
传送数据包译码控制器，用于对所述MPEG2传送数据包语法进行分析；和
传送数据包译码寄存器，用于存贮在所述传送数据包译码控制器中分析的每一个标题字段值，并且由所述CPU对所述传送译码寄存器的寄存器进行存取。
4、如权利要求2的MPEG2传送译码器，其中所述的存贮单元包括：
存贮器，用于存贮所述MPEG2数据流以及包括在一个所选数据包之内的自适应_扩展_数据，传输_专用_数据，PES_扩展_数据和DSM_方法_模式_数据的PSI部分，并且一个存贮器控制器具有起点地址和终点地址，用于在存贮器的指定地址处存贮每一个PSI数据、自适应_扩展_数据、传输_专用_数据、PES_扩展_数据和DSM_方法_模式_数据，该控制器用于通过从起点地址到终点地址的所述写地址的自动变换来产生写地址，以存贮数据，借此，所述存贮器接收数据和控制信号，以存贮从所述存贮器控制器接收的数据，并允许所述CPU对所接收的数据进行存取。
5、如权利要求2的MPEG2传送译码器，其中，所述的ADF译码器包括：
ADF译码控制器，用于对所述MPEG2传送数据包语法的ADF数据进行分析；和
ADF译码寄存器，用于存贮在所述ADF译码控制器中进行分析后的所述标题的每个字段值，并利用所述CPU对所述ADF译码寄存器中的寄存器进行存取。
6、如权利要求2的MPEG2传送译码器，其中，所述PES译码器包括：
PES译码控制器，用于对所述MPEG2数据流的PES部分进行分析；和
PES译码寄存器，用于存贮每个分析后的标题的字段值，且由CPU对所述PES译码寄存器中的寄存器进行存取。
7、如权利要求1的MPEG2传送译码器，其中，所述CPU接口单元包括：
数据缓冲器，用于执行对所述CPU数据总线内容读/写缓冲；
CPU地址译码器，用于通过译码所述CPU的高地址部分产生一个用于选择所述传送分析程序单元的寄存器的选择信号，该译码器还要产生用于对所述视频、音频和其它译码器进行存取的一个选择信号，以及用于对所述程序/数据存贮器进行存取一个选择信号；
tp-CPU接口单元，用于通过使所述的CPU控制信号和地址信号以及所述选择信号相互结合，产生一个与所述CPU相关的控制信号cntrl-dsp-td以对所述传送数据包译码寄存器中的寄存器进行存取；
存贮器接口单元，用于通过使所述CPU控制信号和地址信号及一个选择信号相互结合，产生一个与所述CPU相关的控制信号cntrl-dsp-mem以对所述存贮器控制器中的寄存器进行存取；
adf-CPU接口单元，用于通过使所述CPU13控制信号和一个地址信号及一个选择信号相互结合，产生一个与所述CPU相关的控制信号：cntrl-dsp-adf，以对所述ADF译码寄存器中的寄存器进行存取；和
pes-CUP接口单元，用于通过使所述CPU控制信号和一个地址信号及一个选择信号相互结合，产生一个与所述CPU相关的控制信号：cntrl-dsp-pes，以对所述PES译码寄存器中的寄存器进行存取。
8、如权利要求7的MPEG2传送译码器，其中，所述的tp-CPU接口单元、存贮器接口单元adf-CPU接口单元译码每一个地址，以使每一个寄存器具有其它的地址。
9、如权利要求1的MPEG2传送译码器，其中，所述的译码器接口单元包括：
视频译码器接口单元，用于控制一个控制信号，以使所述CPU13和所述PES译码器24共同对所述视频译码器进行存取；
音频译码器接口单元，用于控制一个控制信号，以使所述CPU13和所述PES译码器24共同对所述音频译码器进行存取；和
数据译码器接口单元，用于控制一个控制信号，以使所述CPU13和所述PES译码器24共同对所述数据译码器进行存取。
10、如权利要求9的MPEG2传送译码器，其中，所述的视频、音频和数据译码器接口单元包括：
第一数据缓冲区，用于在暂存所述输出数据后进行输出；
存贮器单元，用于存贮由所述传送分析程序单元输出的数据，然后，首先输出先前所输入的数据，然后再同时输出表示所述数据是否已被填满的信号fifo-ef和fifo-ff；
第二数据缓冲器，用于在暂存之后输出由所述存贮单元所输出的数据；
存取控制单元，用于根据所述CPU的译码器存取状态建立给出对CPU进行存取的权的的信号标记，并输出来自所述存贮单元的信号fifo-ef和fifo-ff；和
接口控制单元，用于利用来自所述存取控制单元的信号标记，在完成了当前存取目标之后控制所述CPU对所述视频译码器的读/写存取。
11、如权利要求9的MPEG2传送译码器，其中，所述的视频、音频和数据译码器接口单元可根据应用而由其中一部分构成。
12、如权利要求9和10的MPEG2传送译码器，其中，所述的视频、音频和数据译码器接口单元可以共享所述的存贮单元。
13、如权利要求12的MPEG2传送译码器，其中，所述的存贮单元包括：
第三数据缓冲器，用于暂存所述传送分析程序单元的输出数据；
被分成三个区域，即视频、音频和数据存贮区的一个存贮器，用于存贮从所述第三数据缓冲器输入的数据，或把所存贮的数据作为译码器数据输出；
视频写指针，用于输出一个写地址，以将所述的视频数据写入所述存贮器；
音频写指针，用于输出一个写地址，以将所述的音频数据写入所述存贮器；
数据写指针，用于输出一个写地址，以将所述的数据写入所述存贮器；
第一地址缓冲器，用于暂存由所述视频写指针输出的地址；
第二地址缓冲器，用于暂存由所述音频写指针输出的地址；
第三地址缓冲器，用于暂存由所述数据写指针输出的地址；
视频读指针，用于输出一个读地址，以便将该视频数据读至所述存贮器；
音频读指针，用于输出一个读地址，以便将该音频数据读至所述存贮器；
数据读指针，用于输出一个读地址，以便将该所述数据读至所述存存贮器；
第四地址缓冲器，用于暂存由所述视频读指针输出的地址；
第五地址缓冲器，用于暂存由所述音频读指针输出的地址；
第六地址缓冲器，用于暂存由所述数据读指针输出的地址；
存贮器接口控制器，用于利用来自所述PES译码器的控制信号cntrl 5控制所述视频、音频和数据读/写指针以及所述第一到第六地址缓冲器的操作。
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