CN110968972A - 基于fpga的模拟速度的脉冲生成装置、方法，及计算机设备 - Google Patents

Abstract

本发明提出一种基于FPGA的模拟速度的脉冲生成装置、方法，及计算机设备，该装置包括中央控制器和FPGA模块，中央控制器和FPGA模块之间进行数据通信，其中，中央控制器，用于生成指令信息，并将指令信息发送至FPGA模块；FPGA模块，用于接收中央控制器发送的指令信息，并生成与指令信息所描述的参数对应的目标速度脉冲，其中，目标速度脉冲为连续且频率动态可变的速度脉冲。通过本发明能够有效满足脉冲持续性、可变性的脉冲输出需求，保障速度脉冲模拟控制的时效性。

Description

基于FPGA的模拟速度的脉冲生成装置、方法，及计算机设备

技术领域

本发明涉及轨道交通技术领域，尤其涉及一种基于FPGA的模拟速度的脉冲生成装置、方法，及计算机设备。

背景技术

相关技术中，对于迅速崛起的轨道交通行业，模拟速度的输出装置，主要目的是在系统调试过程中提供一些简单的脉冲信号，用以模拟速度信息。

这种方式下，模拟速度脉冲无法满足信号持续性、可变性的信号输出需求，而且应用处理器加数字电路的方式的模拟速度的输出装置实时性会有一定的局限性，另外，处理器需要做的逻辑处理量很大，影响系统的稳定性。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。

为此，本发明的一个目的在于提出一种基于FPGA的模拟速度的脉冲生成装置，能够有效满足脉冲持续性、可变性的脉冲输出需求，保障速度脉冲模拟控制的时效性。

本发明的另一个目的在于提出一种基于FPGA的模拟速度的脉冲生成方法。

本发明的另一个目的在于提出一种计算机设备。

为达到上述目的，本发明第一方面实施例提出的基于FPGA的模拟速度的脉冲生成装置，包括：中央控制器和FPGA模块，所述中央控制器和所述FPGA模块之间进行数据通信，其中，所述中央控制器，用于生成指令信息，并将所述指令信息发送至所述FPGA模块；所述FPGA模块，用于接收所述中央控制器发送的指令信息，并生成与所述指令信息所描述的参数对应的目标速度脉冲，其中，所述目标速度脉冲为连续且频率动态可变的速度脉冲。

本发明第一方面实施例提出的基于FPGA的模拟速度的脉冲生成装置，中央控制器，生成指令信息，并将指令信息发送至FPGA模块；FPGA模块，接收中央控制器发送的指令信息，并生成与指令信息所描述的参数对应的目标速度脉冲，其中，目标速度脉冲为连续且频率动态可变的速度脉冲，能够有效满足脉冲持续性、可变性的脉冲输出需求，保障速度脉冲模拟控制的时效性。

为达到上述目的，本发明第二方面实施例提出的基于FPGA的模拟速度的脉冲生成方法，包括：接收中央控制器发送的指令信息；生成与所述指令信息所描述的参数对应的目标速度脉冲，其中，所述目标速度脉冲为连续且频率动态可变的速度脉冲。

本发明第二方面实施例提出的基于FPGA的模拟速度的脉冲生成方法，接收中央控制器发送的指令信息；生成与所述指令信息所描述的参数对应的目标速度脉冲，其中，所述目标速度脉冲为连续且频率动态可变的速度脉冲，能够有效满足脉冲持续性、可变性的脉冲输出需求，保障速度脉冲模拟控制的时效性。

为达到上述目的，本发明第三方面实施例提出的计算机设备，包括：壳体、处理器、存储器、电路板和电源电路，其中，所述电路板安置在所述壳体围成的空间内部，所述处理器和所述存储器设置在所述电路板上；所述电源电路，用于为所述计算机设备的各个电路或器件供电；所述存储器用于存储可执行程序代码；所述处理器通过读取所述存储器中存储的可执行程序代码来运行与所述可执行程序代码对应的程序，以用于执行：本发明第二方面实施例提出的基于FPGA的模拟速度的脉冲生成方法。

本发明第三方面实施例提出的计算机设备，接收中央控制器发送的指令信息；生成与所述指令信息所描述的参数对应的目标速度脉冲，其中，所述目标速度脉冲为连续且频率动态可变的速度脉冲，能够有效满足脉冲持续性、可变性的脉冲输出需求，保障速度脉冲模拟控制的时效性。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1是本发明一实施例提出的基于FPGA的模拟速度的脉冲生成装置的结构示意图；

图2是本发明另一实施例提出的基于FPGA的模拟速度的脉冲生成装置的结构示意图；

图3为本发明实施例中FPGA模块的结构示意图；

图4为本发明实施例中脉冲输出控制逻辑子模块的功能简图；

图5为本发明实施例中协议帧的结构示意图；

图6为本发明实施例中速度脉冲模拟通信流程示意图；

图7是本发明一实施例提出的基于FPGA的模拟速度的脉冲生成方法的流程示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。

图1是本发明一实施例提出的基于FPGA的模拟速度的脉冲生成装置的结构示意图。

本发明实施例中的基于FPGA的模拟速度的脉冲生成装置包括：中央控制器和FPGA模块，中央控制器和FPGA模块之间进行数据通信，其中，

中央控制器，用于生成指令信息，并将指令信息发送至FPGA模块；

FPGA模块，用于接收中央控制器发送的指令信息，并生成与指令信息所描述的参数对应的目标速度脉冲，其中，目标速度脉冲为连续且频率动态可变的速度脉冲。

相关技术中，对于迅速崛起的轨道交通行业，模拟速度的输出装置，主要目的是在系统调试过程中提供一些简单的脉冲信号，用以模拟速度信息。

这种方式下，模拟速度脉冲无法满足信号持续性、可变性的信号输出需求，而且应用处理器加数字电路的方式的模拟速度的输出装置实时性会有一定的局限性，另外，处理器需要做的逻辑处理量很大，影响系统的稳定性。

为了解决上述技术问题，本发明实施例中提供一种基于FPGA的模拟速度的脉冲生成装置，中央控制器，生成指令信息，并将指令信息发送至FPGA模块；FPGA模块，接收中央控制器发送的指令信息，并生成与指令信息所描述的参数对应的目标速度脉冲，其中，目标速度脉冲为连续且频率动态可变的速度脉冲，能够有效满足脉冲持续性、可变性的脉冲输出需求，保障速度脉冲模拟控制的时效性。

参见图1，该装置10包括：

中央控制器101、FPGA模块102，中央控制器101和FPGA模块102之间进行数据通信，其中，中央控制器101，用于生成指令信息，并将指令信息发送至FPGA模块102；FPGA模块102用于接收中央控制器101发送的指令信息，并生成与指令信息所描述的参数对应的目标速度脉冲，其中，目标速度脉冲为连续且频率动态可变的速度脉冲。

可选地，一些实施例中，装置还可以包括：硬件电路模块，其中，硬件电路模块，对目标速度脉冲进行电压转换，生成目标速度脉冲信号。

本发明实施例在具体执行的过程中，可以由中央控制器101向FPGA模块102发送指令信息，目标速度脉冲由FPGA模块102的GPIO口输出，不仅可以实现输出多路速度脉冲，并且利用中央控制器101的高主频串行结构结合FPGA并行处理能力，能够实现从整体上提高系统10的运行速度与稳定性。同时，还基于FPGA模块102的可配置型，FPGA模块102可以代替除中央控制器101以外的其它数字逻辑器件，不仅减少开发时间与开发成本，而且方便用户开发，具有较强的灵活性和可靠性。

其中的指令信息用于对速度脉冲的参数进行调整控制，以使FPGA模块102根据调整后的速度脉冲的参数生成对应的目标速度脉冲，而后，经由GPIO口输出目标速度脉冲。

可选地一些实施例中，参见图2，FPGA模块22包括：串行接口子模块221，帧信息监测子模块222，帧信息存储子模块223，指令译码电路子模块224，脉冲输出控制逻辑子模块225，其中，中央控制器和FPGA模块22之间经由串行接口子模块221进行数据通信；帧信息监测子模块222，用于对中央控制器发送的指令信息进行帧头检测，并在对指令信息的帧头检测通过后，生成存储指令，并将存储指令发送至帧信息存储子模块223；帧信息存储子模块223，用于在接收到存储指令时，对与存储指令对应的指令信息进行存储；指令译码电路子模块224，用于在帧信息监测子模块222对指令信息帧头检测通过后，对指令信息进行译码并根据译码结果确定调整控制逻辑；脉冲输出控制逻辑子模块225，用于根据调整控制逻辑，生成与指令信息所描述的参数对应的目标速度脉冲。

其中的串行接口子模块提供RS485串口接口。

针对上述图2，本发明实施例中还提供了一种具体的示例，参见图3，图3为本发明实施例中FPGA模块的结构示意图，在图3的一个具体的示例中，FPGA模块102包括IO31双向端口、I31输入端口以及O31输出端口，其中，FPGA模块102通过IO31端口与中央控制器101相连接，采用RS485串口协议进行数据通信，I31输入端口作为FPGA模块102的输入端口可以包括：外部晶振电路输出的时钟信号，复位电路生成的复位信号以及电源信号等功能型接口，O31输出端口为速度脉冲信号的输出端口，FPGA模块102经由调整控制逻辑产生的速度脉冲信号可以经由O31输出端口输出至硬件电路模块103中。

本发明实施例在具体执行过程中，图3中的各子模块均由FPGA硬件描述语言Verilog编写实现，时钟模块为调用Quartus ii内部专用IP核实现，各子模块功能如下示例：

串行接口子模块31：根据UART串口协议，使用HDL语言描述的时序逻辑电路，执行中央控制器101与FPGA模块102之间的数据通信。

帧信息监测子模块32：当中央控制器101向FPGA模块102发送指令信息时，FPGA模块102描述指令信息的串行数据，首先进行帧头检测，以屏蔽干扰信号。本发明实施例中进行帧头检测所采用的协议为自定义协议，该自定义协议为一组串口数据，当帧头检测确定指令信息有效时，FPGA模块102将描述指令信息的串行数据存储在FPGA模块102的帧信息存储子模块，若帧头检测确定指令信息无效，则FPGA模块102不触发对串行数据进行存储。

帧信息存储子模块33：当帧头检测确定指令信息有效时，FPGA模块102将描述指令信息的串行数据存储在FPGA模块102的帧信息存储子模块中。

指令译码电路子模块34：在帧信息监测子模块对指令信息帧头检测通过后，对指令信息进行译码，根据译码结果确定调整控制逻辑，经由该调整控制逻辑进行参数调整后，可以基于调整后的参数生成高低电平信号、不同占空比的独立速度脉冲信号、不同频率的速度脉冲信号、有相位差的组合速度脉冲信号(相位差范围1°-179°)，不仅可持续输出速度脉冲信号，而且可以输出固定个数的速度脉冲信号。

脉冲输出控制逻辑子模块35：当脉冲输出控制逻辑子模块根据译码结果确定调整控制逻辑之后，可以具体地经由调整控制逻辑调用脉冲输出控制逻辑子模块35。脉冲输出控制逻辑子模块35能够执行的功能简图可以如图4所示，图4为本发明实施例中脉冲输出控制逻辑子模块的功能简图。其中，脉冲输出控制逻辑子模块35能够执行包括占空比控制功能41，周期控制功能42，脉冲输出方式控制功能43，相位差控制功能44，脉冲生成模块45，脉冲输出46以及时钟模块47等功能，所有功能的实现都是基于时钟模块47产生的时钟来建立逻辑关系。具体说明如下所示：

占空比控制功能41：帧信息中的固定位置包含了占空比的配置信息，包括占空比的使能与禁止和占空比的大小，其范围为1％到99°，当占空比使能信号判断为使能时，脉冲输出端将会输出固定占空比的独立脉冲信号，否则占空比为50％。

周期控制功能42：帧信息中的固定位置包含了周期的配置信息，包括周期使能和周期大小，当周期使能时才会有脉冲输出，当周期使能位为禁止时，则不产生脉冲信号。

脉冲输出方式控制功能43：控制脉冲的输出方式，包括连续输出脉冲信号和输出固定数量脉冲信号。帧信息中的固定位置包含了脉冲输出方式控制使能位和脉冲输出固定个数大小值。当使能位判断为输出持续脉冲信号时，脉冲输出固定个数大小值视为无效，端口将会持续输出脉冲。当使能位判断为输出固定个数脉冲时，根据脉冲输出个数的值，输出端口输出一定个数脉冲后关断脉冲输出。当使能位判断为其它时，脉冲输出端口输出低电平。

相位差控制功能44：控制脉冲的相位差信息，包括相位的超前和滞后以及相位差的大小，帧信息中的固定位置包含了相位差控制使能位，相位差超前滞后位和相位差值，当相位差使能位判断位为使能时才会继续判断相位的超前与滞后关系，最后判断相位差的大小后输出符合相位差需求的一组脉冲信号，当相位差使能位判断为禁止使能时，则其它相位信息视为无效，端口无脉冲输出。

脉冲生成控制功能45：根据帧信息的功能需求生成脉冲信号。

脉冲输出控制功能46：经由此接口输出脉冲信号到其他模块。

时钟控制功能47。

IO输出逻辑模块36：当调整控制逻辑指示输出IO高低电平时，该IO输出逻辑模块36根据基于调整控制逻辑产生IO高低电平信号输出到脉冲输出接口38。

输出脉冲计数子模块37：记录脉冲输出端口输出的脉冲个数，当调整控制逻辑指示为读脉冲计数时，该输出脉冲计数子模块37将当前的脉冲计数值经过串行接口子模块31回读到中央控制器101。

脉冲输出接口38：根据基于调整控制逻辑输出脉冲信号。包括输出脉冲信号和高低电平信号。

时钟模块39：由FPGA模块102内部调用系统10宏IP核，提供稳定可靠的时钟信号。

本发明实施例在具体执行的过程中，当中央控制器101与FPGA模块102通过RS485串口接口连接时，FPGA模块102接收来自中央控制器101发来的指令信息，该指令信息以一组串口数据表示一个协议帧，其中，指令信息中包括帧头、数据信息和帧尾，参见图5，图5为本发明实施例中协议帧的结构示意图，帧信息监测子模块将会检测来自中央控制器101的指令信息所描述的帧数据，并在帧数据的帧头符合预设条件时，FPGA模块102才接收该指令信息，否则，对该指令信息进行屏蔽处理。

针对图5的描述具体如下：该协议帧包括：帧头51，读写指令52，数据长度53，地址54，写脉冲数据55，CRC校验码56，IO控制57，结束帧尾58，其中，

帧头51：中央控制器101向FPGA模块102发送用于描述指令信息的串口数据时，FPGA模块102首先检测串口数据协议帧的帧信息是否符合自定义协议的帧头信息，若符合，FPGA模块102接收中央控制器101发送来的其它帧信息，直到检测到帧尾，若FPGA模块102接收串口数据时，未检测到符合自定义协议的数据，则FPGA模块102持续检测数据信息，直到检测到符合自定义协议的数据，若持续未检测到，则FPGA模块102不接收中央控制器101发送的指令信息。

读写指令52：读写标志位包括写脉冲控制信息，写输出固定电平信息，写IO控制信息，读数据信息，读版本号信息，读脉冲计数信息，控制信息之间是互斥关系，当输入一个指令信息时FPGA模块102会运行对应指令信息的逻辑电路，以生成对应的调整控制逻辑。

数据长度53：描述中央控制器101发送到FPGA模块102的数据长度信息。

地址54：在保证帧头格式正确且为写脉冲控制指令时，只有信息对应的地址满足条件时，才触发将用于描述指令信息的串口数据写入到FPGA模块102的帧信息存储子模块223，否则FPGA模块102屏蔽该指令信息。

写脉冲数据55：包括脉冲占空比信息，周期信息，相位差信息(描述相位差的超前或者滞后，以及具体相位的差值)。

CRC校验码56：用来校验传输的串口数据。

IO控制信息57：中央控制器101通过FPGA模块102的GPIO接口控制外部电平逻辑。

结束帧尾58：当检测到帧尾格式满足自定义协议，FPGA模块102停止接收中央控制器101的指令信息，同时，FPGA模块102进入帧头检测状态。

本发明实施例中，指令译码电路子模块在帧信息监测子模块对指令信息帧头检测通过后，对指令信息进行译码，根据译码结果确定调整控制逻辑，经由该调整控制逻辑进行参数调整后，可以基于调整后的参数生成高低电平信号、不同占空比的独立速度脉冲信号、不同频率的速度脉冲信号、有相位差的组合速度脉冲信号(相位差范围1°-179°)，不仅可持续输出速度脉冲信号，而且可以输出固定个数的速度脉冲信号。

可选地，本发明实施例在具体执行的过程中，参见上述图3还可以在FPGA模块中配置输出脉冲计数子模块226，经由该输出脉冲计数模块226记录速度脉冲信号的输出个数。

可选地，本发明实施例在具体执行的过程中，还可以基于FPGA模块102的灵活性提供一种基于速度脉冲模拟控制器的数据交替缓存方法，可以实现在速度脉冲信号的频率改变时，无缝连接两个不同频率速度脉冲信号的输出，不会在速度改变时有高频速度脉冲信号，保证了模拟加速度或减速度时速度变化绝对平滑。

本发明实施例中还设计了一种基于速度脉冲模拟控制器的数据交替缓存方法，能够有效避免不同周期的速度脉冲信号的频率的瞬间增大，保证了速度脉冲信号的平滑性。

具体地，可以经由帧信息监测子模块对中央控制器101发送的指令信息进行帧尾检测，在检测到帧尾时，触发时钟子模块生成第一时钟脉冲信号，第一时钟脉冲信号包括：第一使能信号和第二使能信号，第一使能信号和第二使能信号互斥，在第一使能信号的使能位有效时，指示第一存储区域有效，在第二使能信号的使能位有效时，指示第二存储区域有效，以及将周期信号数据存储至，第一时钟脉冲信号指示有效的存储区域中；指令译码电路子模块，还用于读取与周期信号数据相邻的前次周期信号数据对应的第二时钟脉冲信号，并对第一时钟脉冲信号和第二时钟脉冲信号基于或逻辑进行信号处理，得到目标时钟脉冲信号；指令译码电路子模块，还用于在目标时钟脉冲信号的使能位有效时，控制对帧信息存储子模块中各存储区域中的周期信号数据基于或逻辑进行信号处理，并对处理后的数据进行译码。

作为一种示例，针对本发明实施例，共有三个输出信号和一个输出信号，包括输入使能信号，输出使能信号，周期数据输入信号和周期数据输出信号。当帧信息监测无误时，输入使能信号是在帧尾结束时产生的一个时钟的脉冲信号，该信号在此方法的逻辑中产生两路使能信号ireq0和ireq1，两个使能信号为互斥关系，当ireq0为1时，ireq1为0，当ireq0为0时，ireq1为1。当使能为1时，周期数据将会输入到使能位有效时对应的数据缓存器中，同时当使能信号为0时，将会把对应缓存器里的值清零。输出使能信号是上一个周期产生的最后一个完整脉冲结束时产生的一个时钟脉冲信号，参见图6，图6为本发明实施例中速度脉冲模拟通信流程示意图，图6中oreq是由第一个输入使能信号和上一个周期产生的最后一个完整脉冲结束时产生的一个时钟脉冲信号的或逻辑组成。当oreq信号使能时，则把数据缓存0和数据缓存1逻辑或后的结果作为周期数据输出，否则不输出周期数据值。

本方案可以输出固定个数的速度脉冲信号，当上位机CPU发出生成固定个数的速度脉冲信号时，FPGA做出响应，根据指令要求，FPGA首先确定指令要求的脉冲频率、占空比、两路速度脉冲的相位差以及需要输出的脉冲个数值，确定以上信息值以后FPGA按要求向外发送速度脉冲信息，同时FPGA内部频率采集装置触发使能开始检测输出脉冲信号的个数。当输出速度脉冲个数达到要求个数时，FPGA内部关断脉冲输出信号使能及时关断脉冲输出。同时需要做到下一个指令到来时不能影响FPGA输出速度脉冲，因此在下一个指令结束时清除脉冲输出关断信号使能，以此来保证不影响速度脉冲的正常输出。这样，既能输出固定个数的速度脉冲信号，又能保证输出完信号之后不影响下一个指令的速度脉冲输出。

本发明同样可以产生可变的、持续性的速度脉冲。由于CPU串行处理逻辑，如果想要产生持续的速度脉冲信号，CPU则会进入固定循环持续产生速度脉冲，而不能去处理其他逻辑，这样就大大降低了CPU的性能，严重浪费CPU资源。采用CPU+FPGA的工作模式，FPGA只需要先把产生持续速度脉冲信号的逻辑做好，CPU只需要一个指令(DMA外设访问)就可以让FPGA输出持续的速度脉冲信号。同时CPU可以处理其他相应操作而不影响速度脉冲的输出，而且CPU可以通过指令控制速度脉冲的频率变化，当FPGA收到相应指令是，FPGA可实现速度脉冲频率的自加或自减，从而实现FPGA输出连续且频率动态可变的速度脉冲。

FPGA模块102生成与指令信息对应的目标速度脉冲，并将目标速度脉冲发送至硬件电路模块。

硬件电路模块，对目标速度脉冲进行电压转换，生成目标速度脉冲信号。

本实施例中，中央控制器，生成指令信息，并将指令信息发送至FPGA模块；FPGA模块，接收中央控制器发送的指令信息，并生成与指令信息所描述的参数对应的目标速度脉冲，其中，目标速度脉冲为连续且频率动态可变的速度脉冲，能够有效满足脉冲持续性、可变性的脉冲输出需求，保障速度脉冲模拟控制的时效性。

图7是本发明一实施例提出的基于FPGA的模拟速度的脉冲生成方法的流程示意图。

参见图7，该方法700包括：

S701：接收中央控制器发送的指令信息。

S702：生成与指令信息所描述的参数对应的目标速度脉冲，其中，目标速度脉冲为连续且频率动态可变的速度脉冲。

可选地，一些实施例中，还包括：

对目标速度脉冲进行电压转换，生成目标速度脉冲信号。

可选地，一些实施例中，其中，

对中央控制器发送的指令信息进行帧头检测，并在对指令信息的帧头检测通过后，生成存储指令，并将存储指令发送至帧信息存储子模块；

在接收到存储指令时，对与存储指令对应的指令信息进行存储；

在帧信息监测子模块对指令信息帧头检测通过后，对指令信息进行译码并根据译码结果确定调整控制逻辑；

根据调整控制逻辑，生成与指令信息所描述的参数对应的目标速度脉冲。

可选地，一些实施例中，还包括：

在帧信息监测子模块对指令信息的帧头检测通过后，生成时钟脉冲信号。

可选地，一些实施例中，其中，

对中央控制器发送的指令信息进行帧尾检测，在检测到帧尾时，触发时钟子模块生成第一时钟脉冲信号，第一时钟脉冲信号包括：第一使能信号和第二使能信号，第一使能信号和第二使能信号互斥，在第一使能信号的使能位有效时，指示第一存储区域有效，在第二使能信号的使能位有效时，指示第二存储区域有效，以及将周期信号数据存储至，第一时钟脉冲信号指示有效的存储区域中；

读取与周期信号数据相邻的前次周期信号数据对应的第二时钟脉冲信号，并对第一时钟脉冲信号和第二时钟脉冲信号基于或逻辑进行信号处理，得到目标时钟脉冲信号；

在目标时钟脉冲信号的使能位有效时，控制对各存储区域中的周期信号数据，基于或逻辑进行信号处理，并对处理后的数据进行译码。

需要说明的是，前述对基于FPGA的模拟速度的脉冲生成装置实施例的解释说明也适用于该实施例的基于FPGA的模拟速度的脉冲生成方法700，其实现原理类似，此处不再赘述。

本实施例中，接收中央控制器发送的指令信息；生成与指令信息所描述的参数对应的目标速度脉冲，其中，目标速度脉冲为连续且频率动态可变的速度脉冲，能够有效满足脉冲持续性、可变性的脉冲输出需求，保障速度脉冲模拟控制的时效性。

需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (12)

1.一种基于FPGA的模拟速度的脉冲生成装置，其特征在于，包括：中央控制器和FPGA模块，所述中央控制器和所述FPGA模块之间进行数据通信，其中，

所述中央控制器，用于生成指令信息，并将所述指令信息发送至所述FPGA模块；

所述FPGA模块，用于接收所述中央控制器发送的指令信息，并生成与所述指令信息所描述的参数对应的目标速度脉冲，其中，所述目标速度脉冲为连续且频率动态可变的速度脉冲。

2.如权利要求1所述的基于FPGA的模拟速度的脉冲生成装置，其特征在于，所述装置还包括：硬件电路模块，其中，所述硬件电路模块，对所述目标速度脉冲进行电压转换，生成目标速度脉冲信号。

3.如权利要求1所述的基于FPGA的模拟速度的脉冲生成装置，其特征在于，所述FPGA模块包括：串行接口子模块，帧信息监测子模块，帧信息存储子模块，指令译码电路子模块，以及脉冲输出控制逻辑子模块，其中，

所述中央控制器和所述FPGA模块之间经由所述串行接口子模块进行所述数据通信；

所述帧信息监测子模块，用于对所述中央控制器发送的指令信息进行帧头检测，并在对所述指令信息的帧头检测通过后，生成存储指令，并将所述存储指令发送至所述帧信息存储子模块；

所述帧信息存储子模块，用于在接收到所述存储指令时，对与所述存储指令对应的所述指令信息进行存储；

所述指令译码电路子模块，用于在所述帧信息监测子模块对所述指令信息帧头检测通过后，对所述指令信息进行译码并根据译码结果确定调整控制逻辑；

所述脉冲输出控制逻辑子模块，用于根据所述调整控制逻辑，生成与所述指令信息所描述的参数对应的目标速度脉冲。

4.如权利要求3所述的基于FPGA的模拟速度的脉冲生成装置，其特征在于，所述FPGA模块还包括：时钟子模块，所述时钟子模块用于在所述帧信息监测子模块对所述指令信息的帧头检测通过后，生成时钟脉冲信号。

5.如权利要求4所述的基于FPGA的模拟速度的脉冲生成装置，其特征在于，所述帧信息存储子模块包括：第一存储区域和第二存储区域，若所述指令信息对应的信号数据为周期信号数据，其中，

所述帧信息监测子模块，还用于对所述中央控制器发送的指令信息进行帧尾检测，在检测到所述帧尾时，触发所述时钟子模块生成第一时钟脉冲信号，所述第一时钟脉冲信号包括：第一使能信号和第二使能信号，所述第一使能信号和第二使能信号互斥，在所述第一使能信号的使能位有效时，指示所述第一存储区域有效，在所述第二使能信号的使能位有效时，指示所述第二存储区域有效，以及将所述周期信号数据存储至，所述第一时钟脉冲信号指示有效的存储区域中；

所述指令译码电路子模块，还用于读取与所述周期信号数据相邻的前次周期信号数据对应的第二时钟脉冲信号，并对所述第一时钟脉冲信号和所述第二时钟脉冲信号基于或逻辑进行信号处理，得到目标时钟脉冲信号；

所述指令译码电路子模块，还用于在所述目标时钟脉冲信号的使能位有效时，控制对各所述存储区域中的周期信号数据，基于所述或逻辑进行信号处理，并对处理后的数据进行译码。

6.如权利要求1所述的基于FPGA的模拟速度的脉冲生成装置，其特征在于，所述中央控制器和所述FPGA模块之间采用RS485串口协议进行所述数据通信。

7.一种基于FPGA的模拟速度的脉冲生成方法，其特征在于，包括：

接收中央控制器发送的指令信息；

生成与所述指令信息所描述的参数对应的目标速度脉冲，其中，所述目标速度脉冲为连续且频率动态可变的速度脉冲。

8.如权利要求7所述的基于FPGA的模拟速度的脉冲生成方法，其特征在于，还包括：

对所述目标速度脉冲进行电压转换，生成目标速度脉冲信号。

9.如权利要求7所述的基于FPGA的模拟速度的脉冲生成方法，其特征在于，其中，

对所述中央控制器发送的指令信息进行帧头检测，并在对所述指令信息的帧头检测通过后，生成存储指令，并将所述存储指令发送至帧信息存储子模块；

在接收到所述存储指令时，对与所述存储指令对应的所述指令信息进行存储；

在帧信息监测子模块对所述指令信息帧头检测通过后，对所述指令信息进行译码并根据译码结果确定调整控制逻辑；

根据所述调整控制逻辑，生成与所述指令信息所描述的参数对应的目标速度脉冲。

10.如权利要求7所述的基于FPGA的模拟速度的脉冲生成方法，其特征在于，还包括：

在所述帧信息监测子模块对所述指令信息的帧头检测通过后，生成时钟脉冲信号。

11.如权利要求8所述的基于FPGA的模拟速度的脉冲生成方法，其特征在于，其中，

对所述中央控制器发送的指令信息进行帧尾检测，在检测到所述帧尾时，触发所述时钟子模块生成第一时钟脉冲信号，所述第一时钟脉冲信号包括：第一使能信号和第二使能信号，所述第一使能信号和第二使能信号互斥，在所述第一使能信号的使能位有效时，指示所述第一存储区域有效，在所述第二使能信号的使能位有效时，指示所述第二存储区域有效，以及将所述周期信号数据存储至，所述第一时钟脉冲信号指示有效的存储区域中；

读取与所述周期信号数据相邻的前次周期信号数据对应的第二时钟脉冲信号，并对所述第一时钟脉冲信号和所述第二时钟脉冲信号基于或逻辑进行信号处理，得到目标时钟脉冲信号；

在所述目标时钟脉冲信号的使能位有效时，控制对各所述存储区域中的周期信号数据，基于所述或逻辑进行信号处理，并对处理后的数据进行译码。

12.一种计算机设备，包括壳体、处理器、存储器、电路板和电源电路，其中，所述电路板安置在所述壳体围成的空间内部，所述处理器和所述存储器设置在所述电路板上；所述电源电路，用于为所述计算机设备的各个电路或器件供电；所述存储器用于存储可执行程序代码；所述处理器通过读取所述存储器中存储的可执行程序代码来运行与所述可执行程序代码对应的程序，以用于执行：如上述权利要求7-11任一项所述的基于FPGA的模拟速度的脉冲生成方法。

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