WO2023284131A1 - 脉冲调制控制系统、装置及方法 - Google Patents

脉冲调制控制系统、装置及方法 Download PDF

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吕启深
李艳
张欣
余英
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    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G06F9/321—Program or instruction counter, e.g. incrementing

Definitions

  • the present application relates to the field of pulse modulation, in particular to a pulse modulation control system, device and method.
  • Pulse width modulation PWM Pulse width modulation, PWM is a very effective technology that uses the digital output of a microprocessor to control analog circuits, and is widely used in many fields from measurement, communication to power control and conversion.
  • microprocessors used in traditional pulse width modulation control systems are mostly x86 and ARM architectures. These two architectures are general-purpose architectures, and there are no instructions dedicated to PWM. The control efficiency is low and often requires multiple instructions. To complete a PWM output operation.
  • One aspect of the present application provides a pulse modulation control system, including a processor and a pulse modulation interface module, wherein the processor based on the RISC-V open source instruction set architecture is used to receive user operation instructions and generate A data signal; the pulse modulation interface module is connected to the processor and is used to receive the data signal and output a preset waveform based on the data signal.
  • a processor based on the RISC-V open source instruction set architecture is set to receive user operation instructions and generate data signals based on the operation instructions, thereby controlling the pulse modulation interface module to output preset waveforms.
  • users can customize operations, improve the efficiency and flexibility of the pulse modulation process, and achieve power consumption optimization.
  • the processor includes a basic instruction submodule and an extended instruction submodule, wherein the basic instruction submodule is used to implement the standard instruction set defined by the RISC-V standard; the extended instruction submodule is used to implement user-defined custom instruction set.
  • the self-customized instruction includes a pulse modulation control instruction, and the pulse modulation control instruction is used to generate a parameter data signal for controlling a pulse modulation parameter.
  • the pulse modulation interface module includes sixteen pulse modulation channels, any one of the pulse modulation channels includes a register set, a counter, and a direction controller, wherein the register set is connected to the processor, and the The register group is used to receive and store the parameter data signal; the counter is connected to the register group to obtain the start signal and the data signal, start counting based on the start signal and the data signal, and generate a stage signal;
  • the direction controller is connected to the register set and the counter, and is used to obtain the data signal and the phase signal, and output the preset waveform based on the data signal and the phase signal.
  • the parameter data signal includes a first parameter data signal, a second parameter data signal, a third parameter data signal and a fourth parameter data signal;
  • the register set includes a pulse waveform control bit, a start phase Control bits, duty cycle control bits and waveform period control bits, wherein the pulse waveform control bit occupies 1 bit and is used to store the first parameter data signal; the initial phase control bit occupies 1 byte, It is used to store the second parameter data signal; the duty cycle control bit occupies 1 byte and is used to store the third parameter data signal; the waveform period control bit occupies 2 bytes and is used to store The fourth parameter data signal.
  • the phase signal includes a trigger signal, a first phase control signal, and a second phase control signal
  • the counter includes a first counter, a second counter, and a third counter
  • the first counter is connected to the initial phase control bit
  • the direction controllers are all connected to obtain the start signal and the value of the second parameter data signal, start counting based on the start signal and the value of the second parameter data signal, and generate the trigger signal and the second parameter data signal A stage control signal
  • the second counter is connected to the duty ratio control bit and the first counter, and is used to obtain the trigger signal and the value of the third parameter data signal, based on the trigger signal and the third
  • the value of the parameter data signal starts counting, and outputs the second-stage control signal
  • the third counter is connected to the pulse waveform control bit, and is used to obtain the value of the first parameter data signal, based on the value of the first parameter data signal Start timing, and control the pulse modulation control system to stop.
  • the preset waveform includes a convex waveform and a concave waveform
  • the direction controller is configured to:
  • the first parameter data signal and the second stage control signal are acquired, and the concave waveform or the convex waveform is generated based on the first parameter data signal and the second stage control signal.
  • the pulse modulation control system further includes an interface controller and a first interface module, wherein the interface controller is connected to the basic instruction submodule for executing the standard instruction set; the first interface module is connected to the The interface controller is connected to realize data transmission and control of external devices.
  • the first interface module includes at least one of UART interface, QSPI interface, I2S interface, I2C interface, GPIO interface and JTAG interface.
  • Another aspect of the present application provides a pulse modulation control device, including any pulse modulation control system described in the embodiments of the present application.
  • a processor based on the RISC-V open source instruction set architecture is set to receive user operation instructions, and generate data signals based on the operation instructions, thereby controlling the pulse modulation interface module to output preset waveforms.
  • users can customize operations, improve the efficiency and flexibility of the pulse modulation process, and achieve power consumption optimization.
  • Another aspect of the present application provides a pulse modulation control method, including the following steps:
  • a processor based on the RISC-V open source instruction set architecture generates a data signal based on the user operation instruction
  • the interface module based on pulse modulation receives the data signal, and outputs a preset waveform according to the data signal.
  • a set of instructions specially used for PWM control is designed by utilizing the characteristics of the RISC-V core's customizable instruction set, which can realize the generation of PWM waveforms with a single instruction.
  • the multi-instruction operation efficiency is much higher, and the controller of the RISC-V architecture is lighter and lower power consumption.
  • FIG. 1 is a schematic structural diagram of a pulse modulation control system provided in the first embodiment of the present application
  • FIG. 2 is a schematic structural diagram of a pulse modulation control system provided in the second embodiment of the present application.
  • Fig. 3 is a schematic structural diagram of a pulse modulation control system provided in the third embodiment of the present application.
  • Fig. 4 is a schematic structural diagram of a pulse modulation channel provided in the fourth embodiment of the present application.
  • Fig. 5 is a schematic diagram of parameters of a pulse modulation control command provided in the fifth embodiment of the present application.
  • FIG. 6 is a schematic structural diagram of a pulse modulation channel provided in the sixth embodiment of the present application.
  • FIG. 7 is a schematic structural diagram of a pulse modulation control system provided in the seventh embodiment of the present application.
  • Fig. 8 is a schematic structural diagram of a pulse modulation control system provided in the eighth embodiment of the present application.
  • FIG. 9 is a schematic flowchart of a pulse modulation control method provided in an embodiment of the present application.
  • Fig. 10 is a schematic flowchart of a pulse modulation control method provided in another embodiment of the present application.
  • first, second, etc. may be used herein to describe various elements, these elements should not be limited by these terms. These terms are only used to distinguish one element from another. For example, a first element could be termed a second element, and, similarly, a second element could be termed a first element, without departing from the scope of the application.
  • RISC-V as an instruction set, compared with most instruction sets, can be used freely for any purpose, allowing anyone to design, manufacture and sell RISC-V chips and software.
  • RISC-V is not the first open-source instruction set, it is significant because its design makes it suitable for modern computing devices. Designers considered performance and power efficiency in these applications.
  • the instruction set also has extensive software support, which addresses the usual weaknesses of new instruction sets.
  • a pulse modulation control system 100 including a processor 10 and a pulse modulation interface module 20, wherein the processor based on the RISC-V open source instruction set architecture 10 is used to receive user operation instructions and generate data signals based on the operation instructions; the pulse modulation interface module 20 is connected to the processor 10 and is used to receive data signals and output preset waveforms based on the data signals.
  • the processor 10 based on the RISC-V open source instruction set architecture is set to receive user operation instructions, and generate data signals based on the operation instructions, thereby controlling the pulse modulation interface module 20 to output preset waveform.
  • users can customize operations, improve the efficiency and flexibility of the pulse modulation process, and achieve power consumption optimization.
  • the processor 10 includes a basic instruction submodule 11 and an extended instruction submodule 12, wherein the basic instruction submodule 11 is used to implement the standard instruction set defined by the RISC-V standard;
  • the instruction sub-module 12 is used to implement a user-defined custom instruction set.
  • the CPU conforming to the RISC-V ISA standard includes a basic instruction sub-module 11, which uses To implement the standard instruction set defined by the RISC-V standard, the standard instruction set includes RV32I, RV32E, RV64I and RV128I.
  • RV32I is a 32-bit integer instruction set
  • RV32E is a subset of RV32I, which is used in small embedded scenarios
  • RV64I is a 64-bit integer instruction set, compatible with RV32I
  • RV128I is a 128-bit integer instruction set, compatible with RV64I and RV32I
  • the RISC-V ISA standard CPU also includes an extended instruction submodule 12, which is used to implement user-defined custom instruction sets.
  • the RISC-V architecture is not only short and compact, but also its different parts can be organized together in a modular way, so as to meet various applications through a unified architecture. This modularity is not available in the x86 and ARM architectures. .
  • the open source of RISC-V ISA means that corresponding chip architectures can be created for different application scenarios. With the help of corresponding customized instruction tools, application acceleration can be made more efficient, and the characteristics of multi-core heterogeneity also promote power consumption optimization.
  • the self-customized instruction includes a pulse modulation control instruction, and the pulse modulation control instruction is used to generate a parameter data signal for controlling a pulse modulation parameter.
  • pulse modulation control instructions When applied in pulse modulation technology, users can specify pulse modulation control instructions according to requirements, and pulse modulation control instructions are used to generate control pulse modulation Parameter data signal of parameters, pulse modulation parameters include pulse length, duty cycle, start phase, waveform, etc.
  • the pulse modulation interface module 20 includes sixteen pulse modulation channels, any pulse modulation channel includes a register bank, a counter and a direction controller, wherein the register bank and processing The register group is used to receive and store parameter data signals; the counter is connected to the register group to obtain the start signal and data signal, start counting based on the start signal and data signal, and generate a stage signal; the direction controller is connected to the register group and The counters are connected to obtain the data signal and the phase signal, and output a preset waveform based on the data signal and the phase signal.
  • the pulse modulation interface module 20 includes sixteen pulse modulation channels PWM0, PWM1, PWM2... PWM15, and each PWM channel includes a register set, a counter and a direction controller. It is connected to the processor through the register group, used to receive the pulse modulation control command and store the parameter data signal, and output the preset waveform after being processed by the counter and direction controller.
  • the parameter data signal includes a first parameter data signal, a second parameter data signal, a third parameter data signal and a fourth parameter data signal;
  • the register set includes a pulse waveform control bit, a start phase control bit, an Duty ratio control bit and waveform period control bit, wherein, the pulse waveform control bit occupies 1 bit, which is used to store the first parameter data signal; the initial phase control bit occupies 1 byte, which is used to store the second parameter data signal;
  • the space ratio control bit occupies 1 byte and is used to store the third parameter data signal; the waveform period control bit occupies 2 bytes and is used to store the fourth parameter data signal.
  • the stage signal includes a trigger signal, a first stage control signal and a second stage control signal
  • the counter includes a first counter, a second counter and a third counter
  • the first counter, the initial phase control bit and the direction controller are all Connection, used to obtain the start signal and the value of the second parameter data signal, start counting based on the start signal and the value of the second parameter data signal, and generate the trigger signal and the first stage control signal
  • the second counter and the duty ratio control bit and the first stage A counter is connected to obtain the trigger signal and the value of the third parameter data signal, start counting based on the trigger signal and the value of the third parameter data signal, and output the second stage control signal
  • the third counter is connected to the pulse waveform control bit, used After obtaining the value of the first parameter data signal, timing is started based on the value of the first parameter data signal, and the pulse modulation control system is controlled to stop.
  • a set of pulse modulation control instructions setPWMn(s, a, b, c) is defined through the RISC-V custom instruction set, where s, a, b, and c are pulse modulation control instructions, Used to generate parameter data signals that control pulse modulation parameters.
  • a corresponds to the first parameter data signal, which is used to control the initial position of the preset waveform
  • b corresponds to the second parameter data signal, which is used to control the duty cycle of the preset waveform
  • c corresponds to the third parameter data signal, which is used to control the preset waveform
  • s corresponds to the fourth parameter data signal used to control the preset waveform, specifically, when s is 0, a convex waveform is generated, and when s is 1, a concave waveform is generated.
  • the present invention uses self-defined instructions and cooperates with a PWM controller, only needs one instruction to complete a pulse generation, and does not occupy a processor process.
  • the register includes a pulse waveform control bit, a start phase control bit, a duty ratio control bit and a waveform period control bit, and the register is used to store parameter data signals, wherein the pulse waveform control bit occupies 1 bit (1bit), used to store the first parameter data signal a; the initial phase control bit occupies 1 byte (8bit), used to store the second parameter data signal b; the duty cycle control bit occupies 1 byte (8bit ), used to store the third parameter data signal c; the waveform period control bit occupies 2 bytes (16 bits), used to store the fourth parameter data signal s.
  • the counter includes a first counter, a second counter and a third counter.
  • the register group reads the data parameters a, b, c, and s parameters, and transmits them to the first counter, the second counter, and the third counter respectively
  • the first counter counts to a, it ends counting and outputs a trigger signal, and the second counter starts counting.
  • the second counter counts to the end of b, and the direction controller outputs the same logic level as s.
  • the third counter counts up to c to count the entire counting cycle, outputs an end flag, indicating that the operation instruction setPWMn(s, a, b, c) is completed, and outputs a preset waveform.
  • the preset waveform includes a convex waveform and a concave waveform
  • the direction controller is configured as:
  • the first parameter data signal and the second stage control signal are acquired, and a concave waveform or a convex waveform is generated based on the first parameter data signal and the second stage control signal.
  • pulse width modulation control can be performed, which greatly simplifies the pulse width modulation control process and reduces costs.
  • the pulse modulation control system 100 further includes an interface controller 30 and a first interface module 40, wherein the interface controller 30 is connected to the basic instruction submodule 11 for executing standard instructions set; the first interface module 40 is connected to the interface controller 30 for realizing data transmission and control of external devices.
  • the first interface module may be an interface commonly used by a processor for performing other functions except pulse modulation control, and the interface controller may be an I/O controller.
  • the first interface module includes at least one of a UART interface, a QSPI interface, an I2S interface, an I2C interface, a GPIO interface and a JTAG interface.
  • UART is a universal asynchronous transceiver transmission interface
  • QSPI is a six-wire serial peripheral interface
  • I2S is an integrated circuit built-in audio bus
  • I2C is a two-wire synchronous serial bus
  • GPIO is a general-purpose input and output interface
  • JTAG is a joint test bus. They are operated by the common instruction set of the RISC-V core through an I/O controller.
  • the PWM interface group is coordinated by the extended instruction set X to realize the operation of the waveform generator.
  • Another aspect of the present application provides a pulse modulation control device, including any pulse modulation control system in any embodiment of the present application.
  • the pulse modulation control device in the above embodiments receives user operation instructions by setting a processor based on the RISC-V open source instruction set architecture, and generates data signals based on the operation instructions, thereby controlling the pulse modulation interface module to output preset waveforms.
  • a processor based on the RISC-V open source instruction set architecture
  • data signals based on the operation instructions, thereby controlling the pulse modulation interface module to output preset waveforms.
  • users can customize operations, improve the efficiency and flexibility of the pulse modulation process, and achieve power consumption optimization.
  • FIG. 9 Another aspect of the present application provides a pulse modulation control method, as shown in FIG. 9, the method includes:
  • Step 202 Obtain user operation instructions
  • Step 204 A processor based on the RISC-V open source instruction set architecture generates a data signal based on a user operation instruction
  • Step 206 Receive a data signal based on the pulse modulation interface module, and output a preset waveform according to the data signal.
  • the pulse modulation control method in this application utilizes the characteristics of the customizable instruction set of the RISC-V core to design a set of instructions specially used for PWM control, which can realize the generation of PWM waveforms through a single instruction.
  • the multi-instruction operation is more efficient, and the controller of the RISC-V architecture is lighter and lower power consumption.
  • a set of instructions setPWMn(s,a,b,c) dedicated to PWM control is designed, where s,a,b,c are pulse modulation control
  • the instructions are used to generate parameter data signals that control pulse modulation parameters.
  • a corresponds to the first parameter data signal for controlling the initial position of the preset waveform
  • b corresponds to the second parameter data signal for controlling the duty cycle of the preset waveform
  • c corresponds to the third parameter data signal for controlling the preset waveform
  • the wavelength, s corresponds to the fourth parameter data signal used to control the preset waveform.
  • any references to memory, storage, database or other media used in the various embodiments provided in the present application may include at least one of non-volatile memory and volatile memory.
  • the non-volatile memory may include read-only memory (Read-Only Memory, ROM), magnetic tape, floppy disk, flash memory or optical memory, and the like.
  • Volatile memory can include Random Access Memory (RAM) or external cache memory.
  • RAM can take many forms, such as Static Random Access Memory (SRAM) or Dynamic Random Access Memory (DRAM).

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Abstract

一种脉冲调制控制系统(100)、装置及方法，所述系统(100)包括处理器(10)及脉冲调制接口模块(20)，其中，基于RISC-V开源指令集架构的所述处理器(10)用于接收用户操作指令，并基于所述操作指令生成数据信号；所述脉冲调制接口模块(20)与所述处理器(10)连接，用于接收所述数据信号，并基于所述数据信号输出预设波形。基于RISC-V开源指令集架构使得用户可以自定义操作，提高脉冲调制过程的效率和灵活度，同时实现功耗优化。

Description

[根据细则91更正 17.02.2022]　脉冲调制控制系统、装置及方法
相关申请的交叉引用
本申请要求于2021年07月15日提交中国专利局、申请号为202110799813.1、发明名称为“脉冲调制控制系统、装置及方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及脉冲调制领域，特别涉及一种脉冲调制控制系统、装置及方法。
背景技术
脉冲宽度调制PWM(Pulse width modulation，PWM)是利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术，广泛应用在从测量、通信到功率控制与变换的许多领域中。
然而，传统的脉冲宽度调制控制系统采用的微处理器多为x86与ARM架构，这两种架构作为通用型的架构，没有专门用于PWM的指令，控制效率较低下，往往需要多条指令才能完成一次PWM输出操作。
并且，作为商用的架构的x86与ARM架构在其使用与发展过程中，为了能够保持架构的向后兼容性，其不得不保留许多过时的定义，导致其指令数目多，指令冗余严重，用它们设计新的处理器，面积和功耗不可避免地比较大，除此之外，使用商用的架构还存在着高昂的专利授权费用问题。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种脉冲调制控制系统、装置及方法，基于RISC-V开源指令集架构使得用户可以自定义操作，提高脉冲调制过程的效率和灵活度，同时实现功耗优化。
本申请的一方面提供一种脉冲调制控制系统，包括处理器及脉冲调制接口模块，其中，基于RISC-V开源指令集架构的所述处理器用于接收用户操作指令，并基于所述操作指令生成数据信号；所述脉冲调制接口模块与所述处理器连接，用于接收所述数据信号，并基于所述数据信号输出预设波形。
上述实施例中的脉冲调制控制系统中，通过设置基于RISC-V开源指令集架构的处理器接收用户操作指令，并基于操作指令生成数据信号，从而控制脉冲调制接口模块输出预设波形。基于RISC-V开源指令集架构使得用户可以自定义操作，提高脉冲调制过程的效率和灵活度，同时实现功耗优化。
在其中一个实施例中，所述处理器包括基础指令子模块及扩展指令子模块，其中，基础 指令子模块用于实现RISC-V标准定义的标准指令集；扩展指令子模块用于实现用户定义的自定制指令集。
在其中一个实施例中，所述自定制指令包括脉冲调制控制指令，所述脉冲调制控制指令用于生成控制脉冲调制参数的参数数据信号。
在其中一个实施例中，所述脉冲调制接口模块包括十六条脉冲调制通道，任一条所述脉冲调制通道包括寄存器组、计数器及方向控制器，其中，寄存器组与所述处理器连接，所述寄存器组用于接收并存放所述参数数据信号；计数器与所述寄存器组连接，用于获取开始信号及所述数据信号，基于所述开始信号及所述数据信号开始计数，并生成阶段信号；方向控制器与所述寄存器组及所述计数器均连接，用于获取所述数据信号及所述阶段信号，基于所述数据信号及所述阶段信号，输出所述预设波形。
在其中一个实施例中，所述参数数据信号包括第一参数数据信号、第二参数数据信号、第三参数数据信号及第四参数数据信号；所述寄存器组包括脉冲波形控制位、起始相位控制位、占空比控制位及波形周期控制位，其中，所述脉冲波形控制位占1比特，用于存放所述第一参数数据信号；所述起始相位控制位占1个字节，用于存放所述第二参数数据信号；所述占空比控制位占1个字节，用于存放所述第三参数数据信号；所述波形周期控制位占2个字节，用于存放所述第四参数数据信号。
所述阶段信号包括触发信号、第一阶段控制信号及第二阶段控制信号，所述计数器包括第一计数器、第二计数器及第三计数器，其中，第一计数器与所述起始相位控制位及所述方向控制器均连接，用于获取开始信号及所述第二参数数据信号数值，基于所述开始信号及所述第二参数数据信号数值开始计数，并生成所述触发信号及所述第一阶段控制信号；第二计数器与所述占空比控制位及所述第一计数器均连接，用于获取触发信号及所述第三参数数据信号数值，基于所述触发信号及所述第三参数数据信号数值开始计数，并输出所述第二阶段控制信号；第三计数器与所述脉冲波形控制位连接，用于获取所述第一参数数据信号数值，基于所述第一参数数据信号数值开始计时，并控制所述脉冲调制控制系统停止。
在其中一个实施例中，所述预设波形包括凸波形及凹波形，所述方向控制器被配置为：
获取所述第一参数数据信号及所述第一阶段控制信号，基于所述第一参数数据信号及所述第一阶段控制信号生成所述凸波形或所述凹波形；
获取所述第一参数数据信号及所述第二阶段控制信号，基于所述第一参数数据信号及所述第二阶段控制信号生成所述凹波形或所述凸波形。
在其中一个实施例中，脉冲调制控制系统还包括接口控制器及第一接口模块，其中，接口控制器与所述基础指令子模块连接，用于执行所述标准指令集；第一接口模块与所述接口控制器连接，用于实现数据的传输及外接设备的控制。
在其中一个实施例中，所述第一接口模块包括UART接口、QSPI接口、I2S接口、I2C接口、GPIO接口及JTAG接口中至少一种。
本申请的另一方面提供一种脉冲调制控制装置，包括任一本申请实施例中所述的脉冲调制控制系统。
上述实施例中的脉冲调制控制装置，通过设置基于RISC-V开源指令集架构的处理器接收用户操作指令，并基于所述操作指令生成数据信号，从而控制脉冲调制接口模块输出预设波形。基于RISC-V开源指令集架构使得用户可以自定义操作，提高脉冲调制过程的效率和灵活度，同时实现功耗优化。
本申请的又一方面提供一种脉冲调制控制方法，包括如下步骤：
获取用户操作指令；
基于RISC-V开源指令集架构的处理器基于所述用户操作指令生成数据信号；
基于脉冲调制接口模块接收所述数据信号，根据所述数据信号输出预设波形。
本申请中的脉冲调制控制方法，利用RISC-V内核可自定义指令集的特点，设计了一组专门用于PWM控制的指令，该指令可单条指令实现PWM波形的生成。比传统x86和ARM架构多指令操作效率要高出很多，而且RISC-V架构的控制器更加的轻盈、低功耗。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请第一实施例中提供的一种脉冲调制控制系统结构示意图；
图2为本申请第二实施例中提供的种脉冲调制控制系统结构示意图；
图3为本申请第三实施例中提供的一种脉冲调制控制系统结构示意图；
图4为本申请第四实施例中提供的一种脉冲调制通道结构示意图；
图5为本申请第五实施例中提供的一种脉冲调制控制指令参数示意图；
图6为本申请第六实施例中提供的一种脉冲调制通道结构示意图；
图7为本申请第七实施例中提供的一种脉冲调制控制系统结构示意图；
图8为本申请第八实施例中提供的一种脉冲调制控制系统结构示意图；
图9为本申请一实施例中提供的一种脉冲调制控制方法流程示意图；
图10为本申请另一实施例中提供的一种脉冲调制控制方法流程示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。
应当理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件和另一个元件区分开。例如，在不脱离本申请的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。
在本申请中，除非另有明确的规定和限定，术语“相连”、“连接”等术语应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在处理器领域，目前主流的架构为x86与ARM架构，经过几十年的发展，现代的x86与ARM架构的架构文档长达几百数千页，且版本众多。一个主要的原因是因为其架构的发展的过程也伴随了现代处理器架构技术的不断发展成熟，并且作为商用的架构，为了能够保持架构的向后兼容性，其不得不保留许多过时的定义，或者在定义新的架构部分时为了能够兼容已经存在的技术部分，久而久之就变得极为冗长。然而，RISC-V作为一种指令集，与大多数指令集相比，RISC-V指令集可以自由地用于任何目的，允许任何人设计、制造和销售RISC-V芯片和软件。它同时兼顾数据的传输量和传输速度，是异构IoT时代绝佳的架构，由其衍化而来的一系列生态日趋完善。RISC-V优势还在于：开源，CPU设计成本低，通过协作在硬件中产生的任何创新都将创造巨大的经济效益；简单，基础指令集仅40多条，满足嵌入式及物联网对代码体积的高要求；灵活，预留大量的编码空间和4条用户指令，可用于扩展指令集。虽然RISC-V不是第一个开源指令集，但它具有重要意义，因为其设计使其适用于现代计算设备。设计者考虑到了这些用途中的性能与功率效率。该指令集还具有众多支持的软件，这解决了新指令集通常的弱点。
本申请的一个实施例中，如图1所示，提供了一种脉冲调制控制系统100，包括处理器10及脉冲调制接口模块20，其中，基于RISC-V开源指令集架构的所述处理器10用于接收用户操作指令，并基于操作指令生成数据信号；脉冲调制接口模块20与处理器10连接，用于接收数据信号，并基于数据信号输出预设波形。
上述实施例中的脉冲调制控制系统100中，通过设置基于RISC-V开源指令集架构的处理器10来接收用户操作指令，并基于操作指令生成数据信号，从而控制脉冲调制接口模块20输出预设波形。基于RISC-V开源指令集架构使得用户可以自定义操作，提高脉冲调制过程的效率和灵活度，同时实现功耗优化。
在其中一个实施例中，如图2所示，处理器10包括基础指令子模块11及扩展指令子模块12，其中，基础指令子模块11用于实现RISC-V标准定义的标准指令集；扩展指令子模块12用于实现用户定义的自定制指令集。
具体地，RISC-V架构相比其他成熟的商业架构的最大一个不同还在于它是一个模块化的 架构，在本申请中符合RISC-V ISA标准的CPU包括基础指令子模块11，该模块用于实现RISC-V标准定义的标准指令集，标准指令集包括RV32I、RV32E、RV64I及RV128I。其中，RV32I为32位整数指令集，RV32E为RV32I的子集，用于小型的嵌入式场景；RV64I为64位整数指令集，兼容RV32I，RV128I为128位整数指令集，兼容RV64I和RV32I；符合RISC-V ISA标准的CPU还包括扩展指令子模块12，用于实现用户定义的自定制指令集。RISC-V架构不仅短小精悍，而且其不同的部分还能以模块化的方式组织在一起，从而通过一套统一的架构满足各种不同的应用，这种模块化是x86与ARM架构所不具备的。RISC-V ISA开源意味着针对不同的应用场景均可创造相应的芯片架构，借助相应的定制化指令工具可以使应用加速更有效率，多核异构的特点也促进功耗优化。
在其中一个实施例中，自定制指令包括脉冲调制控制指令，脉冲调制控制指令用于生成控制脉冲调制参数的参数数据信号。
具体地，基于RISC-V开源指令集架构中扩展指令集，用户可以自定制指令，应用在脉冲调制技术中，用户可以根据需求，指定脉冲调制控制指令，脉冲调制控制指令用于生成控制脉冲调制参数的参数数据信号，脉冲调制参数包括脉冲长度、占空比、开始相位、波形等。
在其中一个实施例中，如图3和图4所示，脉冲调制接口模块20包括十六条脉冲调制通道，任一条脉冲调制通道包括寄存器组、计数器及方向控制器，其中，寄存器组与处理器连接，寄存器组用于接收并存放参数数据信号；计数器与寄存器组连接，用于获取开始信号及数据信号，基于开始信号及数据信号开始计数，并生成阶段信号；方向控制器与寄存器组及计数器均连接，用于获取数据信号及阶段信号，基于数据信号及阶段信号，输出预设波形。
具体地，所述脉冲调制接口模块20包括十六条脉冲调制通道PWM0、PWM1、PWM2……PWM15，每一条PWM通道包括寄存器组、计数器及方向控制器。通过寄存器组与处理器连接，用于接收脉冲调制控制指令并存放参数数据信号，经由计数器及方向控制器处理后，输出预设波形。
在其中一个实施例中，参数数据信号包括第一参数数据信号、第二参数数据信号、第三参数数据信号及第四参数数据信号；寄存器组包括脉冲波形控制位、起始相位控制位、占空比控制位及波形周期控制位，其中，脉冲波形控制位占1比特，用于存放第一参数数据信号；起始相位控制位占1个字节，用于存放第二参数数据信号；占空比控制位占1个字节，用于存放第三参数数据信号；波形周期控制位占2个字节，用于存放第四参数数据信号。
其中，阶段信号包括触发信号、第一阶段控制信号及第二阶段控制信号，计数器包括第一计数器、第二计数器及第三计数器，其中，第一计数器与起始相位控制位及方向控制器均连接，用于获取开始信号及第二参数数据信号数值，基于开始信号及第二参数数据信号数值开始计数，并生成触发信号及第一阶段控制信号；第二计数器与占空比控制位及第一计数器均连接，用于获取触发信号及第三参数数据信号数值，基于触发信号及第三参数数据信号数值开始计数，并输出第二阶段控制信号；第三计数器与脉冲波形控制位连接，用于获取第一参数数据信号数值，基于第一参数数据信号数值开始计时，并控制脉冲调制控制系统停止。
作为示例，如图5所示，通过RISC-V自定义指令集，定义一组脉冲调制控制指令 setPWMn(s,a,b,c)，其中s,a,b,c为脉冲调制控制指令，用于生成控制脉冲调制参数的参数数据信号。a对应第一参数数据信号，用于控制预设波形的起始位置，b对应第二参数数据信号，用于控制预设波形的占空比，c对应第三参数数据信号，用于控制预设波形的波长，s对应第四参数数据信号用于控制预设波形，具体地，s为0时，生成上凸波形，s为1时，生成为下凹波形。通过设定指令参数s,a,b及c，即可生成对应参数数据的预设波形。而传统x86和ARM架构多指令实现脉冲调制，完成一个脉冲的输出需要5到10条指令，还需要占用处理器的进程。本发明使用自定义指令，配合PWM控制器，只需要一条指令即可完成一个脉冲生成，且不占用处理器进程。
作为示例，如图6所示，寄存器包括脉冲波形控制位、起始相位控制位、占空比控制位及波形周期控制位，寄存器用于存放参数数据信号，其中，脉冲波形控制位占1比特(1bit)，用于存放第一参数数据信号a；起始相位控制位占1个字节(8bit)，用于存放第二参数数据信号b；占空比控制位占1个字节(8bit)，用于存放第三参数数据信号c；波形周期控制位占2个字节(16bit)，用于存放第四参数数据信号s。计数器包括第一计数器、第二计数器及第三计数器。
具体地，当用户下达操作指令setPWMn(s,a,b,c)后，寄存器组读取数据参数a,b,c,s参数，并分别传给第一计数器、第二计数器、第三计数器及方向控制器，同时，开始信号被发给第一计数器，第一计数器和第三计数器同时开始计数，第一计数器的计数阶段输出第一阶段控制信号，控制方向控制器输出与s相同的逻辑电平，即s＝0时，输出0，s＝1时输出1。第一计数器计到a后，结束计数并输出触发信号，第二计数器开始计数。第二计数器的计数阶段输出第二阶段控制信号，控制方向控制器输出与s相反的逻辑电平，即s＝0时，输出1，s＝1时输出0。第二计数器计到b结束，方向控制器输出s相同的逻辑电平。第三计数器计到c计数整个计数周期，输出一个结束标志，表示完成操作指令setPWMn(s,a,b,c)，并输出预设的波形。
在其中一个实施例中，预设波形包括凸波形及凹波形，方向控制器被配置为：
获取第一参数数据信号及第一阶段控制信号，基于第一参数数据信号及第一阶段控制信号生成凸波形或凹波形；
获取第一参数数据信号及第二阶段控制信号，基于第一参数数据信号及第二阶段控制信号生成凹波形或凸波形。
具体地，方向控制器基于第一参数数据信号及阶段控制信号控制输出脉冲的波形，其中，第一参数数据信号s存储在寄存器组的脉冲波形控制位中,阶段信号由计数器控制发出，作为示例，当第一参数数据信号s＝0，且方向控制器获取到第一阶段信号时，方向控制器输出上凸波形；当第一参数数据信号s＝0，且方向控制器获取到第二阶段信号时，方向控制器输出下凹波形；当第一参数数据信号s＝1，且方向控制器获取到第一阶段信号时，方向控制器输出下凹波形；当第一参数数据信号s＝1，且方向控制器获取到第二阶段信号时，方向控制器输出上凸波形。本申请通过设置基于RISC-V的参数指令，即可进行脉冲宽度调制控制，大大简化了脉冲宽度调制控制过程，且降低了成本。
在其中一个实施例中，如图7所示，脉冲调制控制系统100还包括接口控制器30及第一接口模块40，其中，接口控制器30与基础指令子模块11连接，用于执行标准指令集；第一接口模块40与接口控制器30连接，用于实现数据的传输及外接设备的控制。
具体地，第一接口模块可以为处理器常用的接口，用于执行除了脉冲调制控制之外的其他功能，接口控制器可以为I/O控制器。
在其中一个实施例中，如图8所示，第一接口模块包括UART接口、QSPI接口、I2S接口、I2C接口、GPIO接口及JTAG接口中至少一种。
具体地，UART为通用异步收发传输接口，QSPI为六线串行外设接口，I2S为集成电路内置音频总线，I2C为二线制同步串行总线，GPIO为通用型输入输出接口，JTAG为联合测试总线。它们通过一个I/O控制器，由RISC-V内核的普通指令集操作。而PWM接口组则由扩展指令集X配合实现波形发生器的操作。
本申请的另一方面提供一种脉冲调制控制装置，包括任一本申请实施例中的脉冲调制控制系统。
上述实施例中的脉冲调制控制装置，通过设置基于RISC-V开源指令集架构的处理器来接收用户操作指令，并基于操作指令生成数据信号，从而控制脉冲调制接口模块输出预设波形。基于RISC-V开源指令集架构使得用户可以自定义操作，提高脉冲调制过程的效率和灵活度，同时实现功耗优化。
本申请的又一方面提供一种脉冲调制控制方法，如图9所示，该方法包括：
步骤202：获取用户操作指令；
步骤204：基于RISC-V开源指令集架构的处理器基于用户操作指令生成数据信号；
步骤206：基于脉冲调制接口模块接收数据信号，根据数据信号输出预设波形。
本申请中的脉冲调制控制方法利用RISC-V内核可自定义指令集的特点，设计了一组专门用于PWM控制的指令，该指令可通过单条指令实现PWM波形的生成。相比传统x86和ARM架构多指令操作的效率更高，而且RISC-V架构的控制器更加的轻盈、低功耗。
作为示例，利用RISC-V内核可自定义指令集的特点，设计了一组专门用于PWM控制的指令setPWMn(s,a,b,c)，其中s,a,b,c为脉冲调制控制指令用于生成控制脉冲调制参数的参数数据信号。a对应第一参数数据信号用于控制预设波形的起始位置，b对应第二参数数据信号用于控制预设波形的占空比，c对应第三参数数据信号用于控制预设波形的波长，s对应第四参数数据信号用于控制预设波形。具体地，s为0时，生成上凸波形，s为1时，生成为下凹波形。具体地，操作指令控制PWM生成的过程如图10所示，控制器执行setPWMn(s,a,b,c)指令，将s,a,b,c参数数据信号送至寄存组，经由计数器及方向控制器处理后，输出预设波形。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，上述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-Only Memory， ROM)、磁带、软盘、闪存或光存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)等。
请注意，上述实施例仅出于说明性目的而不意味对本发明的限制。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

  1. 一种脉冲调制控制系统，其特征在于，包括：
    处理器，基于RISC-V开源指令集架构的所述处理器用于接收用户操作指令，并基于所述操作指令生成数据信号；
    脉冲调制接口模块，所述脉冲调制接口模块与所述处理器连接，用于接收所述数据信号，并基于所述数据信号输出预设波形。
  2. 根据权利要求1所述的脉冲调制控制系统，其特征在于，所述处理器包括：
    基础指令子模块，用于实现RISC-V标准定义的标准指令集；
    扩展指令子模块，用于实现用户定义的自定制指令集。
  3. 根据权利要求2所述的脉冲调制控制系统，其特征在于，所述自定制指令包括：
    脉冲调制控制指令，所述脉冲调制控制指令用于生成控制脉冲调制参数的参数数据信号。
  4. 根据权利要求3所述的脉冲调制控制系统，其特征在于，所述脉冲调制接口模块包括十六条脉冲调制通道，任一条所述脉冲调制通道包括：
    寄存器组，与所述处理器连接，所述寄存器组用于接收并存放所述参数数据信号；
    计数器，与所述寄存器组连接，用于获取开始信号及所述数据信号，基于所述开始信号及所述数据信号开始计数，并生成阶段信号；
    方向控制器，与所述寄存器组及所述计数器均连接，用于获取所述数据信号及所述阶段信号，基于所述数据信号及所述阶段信号，输出所述预设波形。
  5. 根据权利要求4所述的脉冲调制控制系统，其特征在于，所述参数数据信号包括第一参数数据信号、第二参数数据信号、第三参数数据信号及第四参数数据信号；
    所述寄存器组包括：
    脉冲波形控制位，所述脉冲波形控制位占1比特，用于存放所述第一参数数据信号；
    起始相位控制位，所述起始相位控制位占1个字节，用于存放所述第二参数数据信号；
    占空比控制位，所述占空比控制位占1个字节，用于存放所述第三参数数据信号；
    波形周期控制位，所述波形周期控制位占2个字节，用于存放所述第四参数数据信号；
    其中，所述阶段信号包括触发信号、第一阶段控制信号及第二阶段控制信号，所述计数器包括：
    第一计数器，与所述起始相位控制位及所述方向控制器均连接，用于获取开始信号及所述第二参数数据信号数值，基于所述开始信号及所述第二参数数据信号数值开始计数，并生成所述触发信号及所述第一阶段控制信号；
    第二计数器，与所述占空比控制位及所述第一计数器均连接，用于获取触发信号及所述第三参数数据信号数值，基于所述触发信号及所述第三参数数据信号数值开始计数，并输出所述第二阶段控制信号；
    第三计数器，与所述脉冲波形控制位连接，用于获取所述第一参数数据信号数值，基于所述第一参数数据信号数值开始计时，并控制所述脉冲调制控制系统停止。
  6. 根据权利要求5所述的脉冲调制控制系统，其特征在于，所述预设波形包括凸波形及 凹波形，所述方向控制器被配置为：
    获取所述第一参数数据信号及所述第一阶段控制信号，基于所述第一参数数据信号及所述第一阶段控制信号生成所述凸波形或所述凹波形；
    获取所述第一参数数据信号及所述第二阶段控制信号，基于所述第一参数数据信号及所述第二阶段控制信号生成所述凹波形或所述凸波形。
  7. 根据权利要求1所述的脉冲调制控制系统，其特征在于，还包括：
    接口控制器，与所述基础指令子模块连接，用于执行所述标准指令集；
    第一接口模块，与所述接口控制器连接，用于实现数据的传输及外接设备的控制。
  8. 根据权利要求7所述的脉冲调制控制系统，其特征在于，所述第一接口模块包括UART接口、QSPI接口、I2S接口、I2C接口、GPIO接口及JTAG接口中至少一种。
  9. 一种脉冲调制控制装置，其特征在于，包括：
    根据权利要求1-8中任一项所述的脉冲调制控制系统。
  10. 一种脉冲调制控制方法，其特征在于，所述方法包括：
    获取用户操作指令；
    基于RISC-V开源指令集架构的处理器基于所述用户操作指令生成数据信号；
    基于脉冲调制接口模块接收所述数据信号，根据所述数据信号输出预设波形。
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