CN110943068A - 设备封装 - Google Patents

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CN110943068A
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CN
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device package
layer
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林政男
张维栋
高仁杰
卓晖雄
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Advanced Semiconductor Engineering Inc
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Advanced Semiconductor Engineering Inc
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Abstract

一种电子设备封装包含第一衬底、第二衬底和导电层。所述第一衬底包含第一结合垫和暴露所述第一结合垫的空腔。所述第二衬底层压于所述第一衬底上。所述第二衬底包含第二结合垫，所述第二结合垫至少部分地插入到所述第一衬底的所述空腔中。所述导电层安置于所述空腔中，且至少在所述第一结合垫与所述第二结合垫之间以连接所述第一结合垫与所述第二结合垫。

Description

设备封装
相关申请的交叉引用
本申请要求2018年9月21日提交的第62/735,000号美国临时申请的优先权和权益，所述申请的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种电子设备封装，且更具体地说，涉及一种包含导电结构的电子设备封装，所述导电结构穿过两个非均匀衬底之间的界面。
背景技术
例如手机等无线通信设备通常包含用于发射和接收射频(RF)信号的天线。无线通信设备通常包含天线衬底和通信衬底。天线衬底和通信衬底具有不同的要求。举例来说，天线衬底的介电层需要相对较低的介电常数(Dk)和相对较低的耗散因数(Df)以获得期望的峰值增益和较薄的厚度，而通信衬底的介电层需要相对较高的介电常数(Dk)。传统的无线通信设备利用空气层作为天线衬底的介电层。空气具有低介电常数(Dk)，但空气层的间隙(厚度)难于控制，因此天线的性能受到严重影响。
发明内容
在一些实施例中，电子设备封装包含第一衬底、第二衬底和导电层。第一衬底包含第一结合垫和暴露第一结合垫的空腔。第二衬底层压于第一衬底上。第二衬底包含第二结合垫，所述第二结合垫至少部分地插入到第一衬底的空腔中。导电层安置于空腔中，且至少在第一结合垫与第二结合垫之间以连接第一结合垫与第二结合垫。
在一些实施例中，电子设备封装包含第一衬底、第二衬底和导电结构。第二衬底层压于第一衬底上。第一衬底和第二衬底包含非均匀界面。导电结构嵌入于第一衬底和第二衬底中，且穿过非均匀界面。导电结构包含与第一衬底相邻的第一结合垫、与第二衬底相邻且与第一结合垫电连接的第二结合垫。
附图说明
当结合附图阅读时，从以下具体实施方式易于理解本公开的一些实施例的各方面。各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见任意增大或减小。
图1是根据本公开的一些实施例的电子设备封装的横截面图。
图1A是根据本公开的一些实施例在图1中的区域“A”的放大横截面图。
图1B是根据本公开的一些实施例的电子设备封装的俯视图。
图2A、图2B、图2C和图2D说明用于制造根据本公开的一些实施例的电子设备封装的操作。
图3是根据本公开的一些实施例的电子设备封装的横截面图。
图4是根据本公开的一些实施例的电子设备封装的侧视图。
图4A是根据本公开的一些实施例在图4中的区域“B”的放大横截面图。
图5A、图5B、图5C、图5D和图5E说明用于制造根据本公开的一些实施例的电子设备封装的操作。
图6是根据本公开的一些实施例的电子设备封装的横截面图。
图7是根据本公开的一些实施例的电子设备封装5的横截面图。
图8A、图8B、图8C和图8D说明用于制造根据本公开的一些实施例的电子设备封装的操作。
图9是根据本公开的一些实施例的电子设备封装的横截面图。
图10是根据本公开的比较实施例的电子设备封装的横截面图。
具体实施方式
以下公开内容提供用于实施所提供的主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征形成于第二特征上方或上可包含其中第一特征和第二特征形成或安置成直接接触的实施例，且也可包含其中额外特征形成或安置在第一特征与第二特征之间使得第一特征和第二特征并不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简单和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
如本文中所使用，为易于描述，本文中可以使用例如“下方”、“下面”、“下部”、“上方”、“上部”、“下部”、“左边”、“右边”等空间相关术语来描述一个元件或特征与另一(些)元件或特征的关系，如图中所说明。除了图中所描绘的定向之外，空间相关术语意图涵盖在使用或操作中的设备的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词也可相应地进行解释。应理解，当元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到另一元件，或可存在中间元件。
本公开提供一种电子设备封装。电子设备封装包含彼此层压的两个或多于两个非均匀衬底或层。选择非均匀衬底以满足电子设备封装的不同需求。举例来说，高k和刚性衬底用以满足例如RF电路等通信电路的需求，且低k和软衬底用以满足厚度减小的天线电路的峰值增益需求。电子设备封装包含穿过非均匀衬底之间的非均匀界面的导电结构。非均匀衬底的RF电路和天线电路借助导电结构通过非均匀界面直接连接，而非通过非均匀界面彼此电连接，因此减轻非均匀界面上的信号发射损失。因此，可以降低电子设备封装的功率消耗。
图1是根据本公开的一些实施例的电子设备封装1的横截面图，图1A是根据本公开的一些实施例在图1中的区域“A”的放大横截面图，且图1B是根据本公开的一些实施例的电子设备封装1的俯视图。如图1(图1A和图1B)所示，电子设备封装1包含第一衬底10、第二衬底30和导电层50。第一衬底10包含安置在表面(也被称作第一表面)10A上的至少一个结合垫(也被称作第一结合垫)12，和至少部分暴露结合垫12的空腔C。在一些实施例中，第一衬底10可包含例如芯衬底等封装衬底，所述封装衬底包含彼此堆叠的芯层21、一或多个介电层22和一或多个电路层24。电路层24可安置在介电层22上，与所述介电层相邻，或嵌入于所述介电层中并通过所述介电层暴露。介电层22中的每一个的材料可个别地包含例如环氧基材料(例如，FR4)等有机介电材料、树脂类材料(例如，双马来酰亚胺-三嗪(BT)、聚丙烯(PP))、模制化合物或其它合适的材料。介电层22可包含透明材料、半透明材料或不透光材料。电路层24可被配置成重布层(RDL)，且电连接到导电层50。在一些实施例中，电路层24可通过导电通孔23电连接。电路层24和导电通孔23中的每一个的材料可个别地包含例如铜等金属或其它合适的导电材料。在一些其它实施例中第一衬底10可包含无芯衬底，且核心层21可以省略。
在一些实施例中，第一衬底10可进一步包含钝化层14，且钝化层14可界定空腔C的至少一部分。在一些实施例中，钝化层14部分地覆盖结合垫12，且界定结合垫12的暴露区域。
在一些实施例中，电子设备封装1可进一步包含安置在第一衬底10的另一表面(也被称作第二表面)10B上的至少一个半导体设备70。半导体设备70电连接到电路层24。举例来说，半导体设备70可包含但不限于例如射频IC(RFIC)等集成电路(IC)、其中含有电路的半导体裸片或芯片。在一些实施例中，例如防焊罩等绝缘层71可安置在第一衬底10的表面10B上。半导体设备70可包含通过倒装芯片(FC)电连接到电路层22的表面安装设备(SMD)，所述FC通过例如导电粘合剂、导电衬垫、导电凸块、UBM(凸块下金属)等一些导电结构72结合。在一些实施例中，例如模制化合物层等囊封层74可安置在第一衬底10的表面10B上以囊封半导体设备70。囊封层74可环绕半导体设备70的边缘，并且进一步覆盖半导体设备70的主动表面和/或非主动表面。在一些实施例中，囊封层74可部分地暴露电路层24，且多个连接元件76可安置在第一衬底10的表面10B上，且电连接到暴露的电路层24。连接元件76可包含焊球、焊料凸块等等，且通过一些导电结构72电连接到电路层24。
第二衬底30层压于第一衬底10上。第二衬底30包含至少部分地插入到第一衬底10的空腔C中的至少一个结合垫(也被称作第二结合垫)32。结合垫32与第二衬底30的表面(也被称作第三表面)30A相邻安置。第二衬底30的结合垫32电连接到第一衬底10的结合垫12。第二衬底30可包含一或多个介电层42。介电层42各自可包含介电材料。在一些实施例中，介电层42各自可包含热固性塑料，所述热固性塑料可包含液基有机材料，且可以热固化和/或光学固化以提供粘着能力。举例来说，用于制备介电层42的材料可为热固性凝胶，包含例如树脂单体等单体、硬化剂、催化剂、溶剂、稀释剂、填充剂和其它添加剂。凝胶可以热固化或光学固化以形成聚合材料。第二介电层30可能比第一介电层10更软。在一些其它实施例中，介电层42可以预先堆叠，且接着层压于第一衬底10上。在一些实施例中，第二衬底30和第一衬底10彼此接触。举例来说，第一衬底10的例如钝化层14等最上部层与第二衬底30的例如最底部介电层42等最底部层接触。第二衬底30和第一衬底10可例如通过热压层合技术逐表面结合。
第二衬底30可包含天线40。天线40可包含一或多个电路层44。在一些实施例中，天线40的电路层44安置于若干介电层42中或之间。电路层44的第一部分可例如通过导电通孔43电连接到结合垫32，且电路层46的第二部分可电连接到电路层44的第一部分和/或结合垫32。电路层44和导电通孔43中的每一个的材料可个别地包含例如铜等金属或其它合适的导电材料。在一些替代实施例中，电路层44中的一个从第二衬底30的另一表面(也被称作第四表面)30B中暴露，且例如防焊罩等绝缘层48可安置在介电层42上，覆盖电路层44。天线40可包含例如(但不限于)定向天线、全向天线、天线阵、偶极天线和/或片状天线。天线40可充当边射耦合天线或端射辐射天线。在一些实施例中，另一天线可安置于介电层22中，且靠近介电层22的边缘，并被配置成例如偶极天线。
在一些实施例中，第二衬底30可进一步包含配置成增加第二衬底30的鲁棒性的至少一个强化层45。强化层45不与电路层44重叠。在一些实施例中，强化层45和电路层44可由相同的图案化导电层形成并且同时形成。
导电层50安置于空腔C中且至少在第一衬底10的结合垫12与第二衬底30的结合垫32之间以连接结合垫12和结合垫32。在一些实施例中，导电层50的材料可包含例如锡(Sn)、铅(Pb)、银(Ag)、铜(Cu)或其合金等焊接材料。在一些其它实施例中，导电层50的材料可包含例如铜、银等金属或其它合适的导电材料。
在一些实施例中，第一衬底10可被配置成例如射频(RF)衬底等通信衬底，且第二衬底30可被配置成天线衬底。第一衬底10和第二衬底30是包含非均匀材料的非均匀衬底。第一衬底10的介电层22和第二衬底30的介电层42包含特性不同的非均匀材料。第二衬底30和第一衬底10的特性个别地配置成满足例如RFIC和天线40等半导体设备70的不同要求。举例来说，第一衬底10的介电常数(Dk)相对较高，从而可以满足RFIC的电学要求，而第二衬底30的介电常数(Dk)控制为相对较低的，从而可以减小第二衬底30的厚度，可以增加天线40的峰值增益，并且可以减轻天线40的发射路径中的信号发射损失。
介电层42的介电常数(Dk)与介电层22的介电常数相比相对较低。举例来说，介电层42的介电常数(Dk)在约10GHz的频率下介于约3.0至约3.4的范围内，在约60GHz的频率下约为2.3。介电层22的介电常数(Dk)在约10GHz的频率下介于约3.4至约3.5的范围内。介电层42的耗散因数(Df)与介电层22的耗散因数相比相对较低。举例来说，介电层42的耗散因数(Df)在约10GHz的频率下介于约0.0016至约0.0128的范围内，且在约10GHz的频率下约为0.0128。介电层42的耗散因数(Df)在约10GHz的频率下介于约0.004至约0.005的范围内。介电层42的热膨胀系数(CTE)与介电层22的热膨胀系数相比相对较高。举例来说，介电层42的CTE介于约19至约110的范围内，且介电层22的CTE介于约11至约13的范围内。介电层42的杨氏模量与介电层22的杨氏模量相比相对较低。举例来说，介电层42的杨氏模量介于约0.4Gpa至约13GPa的范围内，且介电层22的杨氏模量介于约25GPa至约26GPa的范围内。
第一衬底10和第二衬底30是非均匀材料，因此第一衬底10和第二衬底30包含非均匀界面S1。第一衬底10的结合垫12、导电层50和第二衬底30的结合垫32共同形成嵌入于第一衬底10和第二衬底30中的导电结构60。导电结构60穿过非均匀界面S1。如图1所示，导电结构60的结合垫12、导电层50和结合垫32电连接在一起而非电耦合，因此穿过非均匀界面S1的导电结构60可减轻信号发射损失。
如图1A所示，第二衬底30可为与第一衬底10相比相对较软的衬底，因此第二衬底30的侧表面30L可延伸以部分覆盖第一衬底10的钝化层14的侧表面14L。
在一些实施例中，导电层50安置于结合垫12与结合垫32之间。导电层50可进一步覆盖结合垫32的边缘32E。由钝化层14界定的空腔C可包含但不限于相对于表面10A倾斜的侧壁14E。举例来说，空腔C可包含碗形轮廓，具有面向第二衬底30的较大孔口。碗形轮廓有助于引导结合垫32插入到空腔C中，使得结合垫32可以准确地连接到导电层50和结合垫12。举例来说，结合垫12的中心轴12C与结合垫32的中心轴32C大体上对齐，如图1A所示。在一些实施例中，在结合垫12远端的结合垫32的上表面32U插入到空腔C中并且低于或基本上齐平于钝化层14与第二衬底30之间的非均匀界面S1。在一些实施例中，结合垫12的宽度大于或基本上等于结合垫32的宽度。
在一些实施例中，结合垫12、导电层50、结合垫32、导电通孔23和导电通孔43的电阻率各自配置成改进导电结构60的电气性能。举例来说，电阻率控制为低于10-3Ωcm，但不限于此。在一些实施例中，结合垫12、导电层50、结合垫32、导电通孔23和导电通孔43的电阻各自配置成使得中心部分的电阻与周边部分的电阻接近以减缓集肤效应。举例来说，可以控制导电层50的宽度或横截面积以调整中心部分中导电层50的电阻，从而与周边部分的电阻匹配。
图2A、图2B、图2C和图2D说明用于制造根据本公开的一些实施例的电子设备封装1的操作。参看图2A，提供第一衬底10。第一衬底10可为预成型衬底。第一衬底10可包含彼此堆叠的芯层21、一或多个介电层22和一或多个电路层24。第一衬底10可进一步包含结合垫12和暴露结合垫12的钝化层14。在一些实施例中，芯层21可以省略。
如图2B所示，导电层50形成于从钝化层14中暴露的结合垫42上。提供第二衬底30。第二衬底30可为预成型衬底。第二衬底30可包含一或多个介电层42和天线40，所述天线包含堆叠于介电层42上的一或多个电路层44。第二衬底30可进一步包含从介电层42中暴露的结合垫32、电连接到结合垫32和/或电路层44的导电通孔43，和介电层42上方的绝缘层48。在一些实施例中，介电层42的材料可包含热固性凝胶，所述热固性凝胶可以热固化和/或光学固化以提供粘着能力。
如图2C所示，第二衬底30层压于第一衬底10上，其中结合垫32面向导电层50和结合垫12并与之对齐。在一些实施例中，通过辊90对第二衬底30和第一衬底10进行预层压。在一些实施例中，介电层42的热固性凝胶在预层压之后处于B阶段。
如图2D所示，通过热处理对第二衬底30和第一衬底10进行层压。举例来说，第一衬底10由底部层压台10X支撑，且第二衬底30由顶部层压台30X压缩以在第二衬底30上提供负载L。底部层压台10X和/或顶部层压台30X可配备有加热器以对第二衬底30和第一衬底10进行热处理。在层压之后，介电层42的热固性凝胶完全固化且转换成C阶段，使得介电层42与钝化层14之间具有交叉反应性以增强第一衬底10与第二衬底30之间的粘着性。在一些实施例中，第一衬底10和第二衬底30可在层压之后单分以形成多个电子设备封装1，如图1中所说明。
本公开的电子设备封装和制造方法不限于上文描述的实施例，且可根据其它实施例实施。为了简化本说明书以及为了便于在本公开的各种实施例之间进行比较，以下实施例中的类似组件标记有相同数字，且可以不用过多地进行描述。
图3是根据本公开的一些实施例的电子设备封装2的横截面图。如图3所示，电子设备封装2的钝化层14不覆盖结合垫12，且与结合垫12间隔开。在一些实施例中，空腔C的侧壁14E可以但不限于大体上垂直于第一衬底10的表面10A。在一些实施例中，空腔C的侧壁14E可相对于表面10A倾斜。在一些实施例中，导电层50安置于结合垫12与结合垫32之间。导电层50可进一步覆盖结合垫32的边缘32E和/或结合垫12的边缘12E。
图4是根据本公开的一些实施例的电子设备封装3的侧视图。如图4中所示，与图1的电子设备封装1相对比，电子设备封装3的第一衬底10进一步包含安置于钝化层14与第二衬底30之间的粘附层16。钝化层14和粘附层16可共同界定空腔C。举例来说，钝化层14界定空腔C的第一部分P1，且粘附层16界定空腔C的第二部分P2。粘附层16、第一衬底10和第二衬底30可皆为非均匀材料，因此第一衬底10和第二衬底30包含非均匀界面S1，而粘附层16和第二衬底30包含另一非均匀界面S2。在一些实施例中，在结合垫12远端的结合垫32的上表面32U可低于或基本上齐平于粘附层16与第二衬底30之间的非均匀界面S2。在一些实施例中，结合垫12的宽度大于或基本上等于结合垫32的宽度。导电层50安置于结合垫12与结合垫32之间。导电层50可进一步覆盖结合垫32的边缘32E。
介电层42、介电层22和粘附层16可为非均匀材料，且具有不同特性。举例来说，介电层42的介电常数(Dk)在约10GHz的频率下介于约3.0至约3.4的范围内，且在约60GHz的频率下约为2.3。介电层22的介电常数(Dk)在约10GHz的频率下介于约3.4至约3.5的范围内。粘附层16的介电常数(Dk)在约10GHz的频率下约为3.1。介电层42的耗散因数(Df)在约10GHz的频率下介于约0.0016至约0.0128的范围内，且在约10GHz的频率下约为0.0128。介电层42的耗散因数(Df)在约10GHz的频率下介于约0.004至约0.005的范围内。粘附层16的耗散因数(Df)在约10GHz的频率下约为0.0016。介电层42的CTE介于约19至约110的范围内。介电层22的CTE介于约11至约13的范围内。粘附层16的CTE约为70。介电层42的杨氏模量介于约0.4Gpa至约13GPa的范围内。介电层22的杨氏模量介于约25GPa至约26GPa的范围内。粘附层16的杨氏模量约为0.75GPa。
在一些实施例中，粘附层16可包含热固性带，所述热固性带可以热固化和/或光学固化以提供粘着能力。举例来说，粘附层16的材料可为热固性凝胶，包含例如树脂单体等单体、硬化剂、催化剂、溶剂、稀释剂、填充剂和其它添加剂。凝胶可以热固化或光学固化以形成聚合材料。粘附层16可比第一介电层10更软。
图4A是根据本公开的一些实施例的图4中的区域“B”的放大横截面图。如图4A所示，第二衬底30与粘附层16相比可相对较软，因此第二衬底30的侧表面30L可延伸以部分覆盖粘附层16的粘附层16的侧表面16L。由钝化层14和粘附层16界定的空腔C可包含但不限于相对于表面10A倾斜的侧壁14E和侧壁16E。举例来说，空腔C可包含碗形轮廓，具有面向第二衬底30的较大孔口。碗形轮廓有助于引导结合垫32插入到空腔C中，使得结合垫32可以准确地连接到导电层50和结合垫12。举例来说，结合垫12的中心轴12C与结合垫32的中心轴32C大体上对齐，如图4A所示。
在一些实施例中，结合垫12、导电层50、结合垫32、导电通孔23和导电通孔43的电阻率各自配置成改进导电结构60的电气性能。举例来说，电阻率控制为低于10-3Ωcm，但不限于此。在一些实施例中，结合垫12、导电层50、结合垫32、导电通孔23和导电通孔43的电阻各自配置成使得中心部分的电阻与周边部分的电阻接近以减缓集肤效应。
图5A、图5B、图5C、图5D和图5E说明用于制造根据本公开的一些实施例的电子设备封装3的操作。参看图5A，提供第一衬底10。第一衬底10可为预成型衬底。第一衬底10可包含彼此堆叠的芯层21、一或多个介电层22和一或多个电路层24。第一衬底10可进一步包含结合垫12，和界定空腔C的第一部分P1从而暴露结合垫12的钝化层14。在一些实施例中，芯层21可以省略。粘附层16接着层压于第一衬底10上。在一些实施例中，通过辊90对粘附层16和第一衬底10执行预层压。在一些实施例中，粘附层16的热固性带在预层压之后处于A阶段。
如图5B所示，接着对粘附层16进行图案化以形成空腔C的第二部分P2，从而暴露结合垫12。在一些实施例中，粘附层16可通过例如激光钻孔等钻孔来图案化。如图5C所示，导电层50形成于从钝化层14和粘附层16中暴露的结合垫42上的空腔C中。提供第二衬底30。第二衬底30可为预成型衬底。第二衬底30可包含一或多个介电层42和天线40，所述天线包含堆叠于介电层42上的一或多个电路层44。第二衬底30可进一步包含从介电层42中暴露的结合垫32、电连接到结合垫32和/或电路层44的导电通孔43，和介电层42上方的绝缘层48。
如图5D中所示，第二衬底30层压于粘附层16上，其中结合垫32面向导电层50和结合垫12并与之对齐。在一些实施例中，通过辊90对第二衬底30和粘附层16执行预层压。在一些实施例中，粘附层16的热固性带在预层压之后处于B阶段。
如图5E所示，通过热处理对第二衬底30和粘附层16执行层压。举例来说，第一衬底10由底部层压台10X支撑，且第二衬底30由顶部层压台30X压缩以在第二衬底30上提供负载L。底部层压台10X和/或顶部层压台30X可配备有加热器以对第二衬底30、粘附层16和第一衬底10进行热处理。在层压之后，粘附层16的热固性带完全固化且转换成C阶段，使得粘附层16与钝化层14和介电层42之间具有交叉反应性以增强第一衬底10与第二衬底30之间的粘着性。在一些实施例中，第一衬底10和第二衬底30可在层压之后单分以形成多个电子设备封装3，如图4中所说明。
图6是根据本公开的一些实施例的电子设备封装4的横截面图。如图6所示，电子设备封装4的钝化层14不覆盖结合垫12，且与结合垫12间隔开。在一些实施例中，钝化层14的侧壁14E和粘附层16的侧壁16E可以不连续地连接。举例来说，侧壁14E大体上垂直于表面10A，且侧壁16E可相对于第一衬底10的表面10A倾斜。导电层50安置于结合垫12与结合垫32之间，且可进一步覆盖结合垫32的边缘32E和/或结合垫12的边缘12E。
图7是根据本公开的一些实施例的电子设备封装5的横截面图。如图7所示，钝化层14部分覆盖结合垫12，且界定空腔C的第一部分P1。粘附层16可具有阶梯状轮廓。举例来说，由粘附层16界定的空腔C的第二部分P2可具有上部部分P2U和连接到上部部分P2U的底部部分P2B。在一些实施例中，空腔C的第二部分P2的底部部分P2B和第一部分P1充满导电层50，而上部部分P2U未充满导电层50。在一些实施例中，底部部分P2B的宽度或横截面积基本上等于第一部分P1的宽度或横截面积。在一些实施例中，底部部分P2B的宽度或横截面积与上部部分P2U的宽度或横截面积相比较窄，因此中心区中的导电层50的电阻可减小到接近于周边区域中的电阻，从而减缓集肤效应。因此，信号发射损失可以减轻，特别是在高频应用中。此外，较窄底部部分P2B也有助于对导电层50进行引导，因此可以增加对齐准确性。
图8A、图8B、图8C和图8D说明用于制造根据本公开的一些实施例的电子设备封装5的操作。参看图8A，提供第一衬底10。第一衬底10可为预成型衬底。第一衬底10可包含彼此堆叠的芯层21、一或多个介电层22和一或多个电路层24。第一衬底10可进一步包含结合垫12，和界定空腔C的第一部分P1从而暴露结合垫12的钝化层14。在一些实施例中，芯层21可以省略。
如图8B所示，粘附层16接着层压于第一衬底10上。在一些实施例中，可对粘附层16和第一衬底10执行预层压。可以对粘附层16进行图案化以形成空腔C的第二部分P2的上部部分P2U。上部部分P2U可由例如激光钻孔等钻孔形成。
如图8C所示，粘附层16可以重新图案化以形成与空腔C的第一部分P1连通的空腔C的第二部分P2的底部部分P2B。底部部分P2B可由例如激光钻孔等钻孔形成。
如图8D所示，导电层50形成于从钝化层14和粘附层16中暴露的结合垫42上的空腔C的底部部分P2B和第一部分P1中。第二衬底30接着层压于粘附层16上以形成电子设备封装5，如图7中所说明。
图9是根据本公开的一些实施例的电子设备封装6的横截面图。如图9所示，钝化层14与结合垫12间隔开一间隙，且界定空腔C的第一部分P1。粘附层16可具有阶梯状轮廓。举例来说，由粘附层16界定的空腔C的第二部分P2可具有宽于底部部分P2B的上部部分P2U。在一些实施例中，空腔C的第二部分P2的底部部分P2B充满导电层50，而第一部分P1和上部部分P2U未充满导电层50。在一些实施例中，底部部分P2B的宽度或横截面积基本上等于第一部分P1的宽度或横截面积。在一些实施例中，底部部分P2B的宽度或横截面积与上部部分P2U的宽度或横截面积相比较窄，因此中心区中的导电层50的电阻可减小到接近于周边区域中的电阻，从而减缓集肤效应。因此，信号发射损失可以减轻，特别是在高频应用中。此外，较窄底部部分P2B也有助于对导电层50进行引导，因此可以增加对齐准确性。
图10是根据本公开的比较实施例的电子设备封装7的横截面图。如图10所示，比较实施例的第二衬底30是玻璃衬底，且在玻璃衬底中形成电路层是困难且昂贵的。因此，第一衬底10的电路层24通过非均匀界面S1电连接到第二衬底30的天线40的电路层44。然而，通过非均匀界面S1进行的耦合显著增加信号发射损失。此外，玻璃的介电常数(Dk)大约是5至10，因此玻璃衬底的厚度必须增加以获得与本公开的先前实施例中所公开的电子设备封装相同的增益。
在本公开的一些实施例中，电子设备封装包含彼此层压的两个或更多个非均匀衬底或层。选择非均匀衬底以满足电子设备封装的不同需求。举例来说，高k和刚性衬底用以满足RF电路的需求，且低k和软衬底用以满足厚度减小的天线的峰值增益需求。电子设备封装包含穿过非均匀衬底之间的非均匀界面的导电结构。非均匀衬底的RF电路和天线电路借助导电结构通过非均匀界面直接连接，而非彼此电连接，因此减轻非均匀界面上的信号发射损失。本公开的电子设备封装的厚度可控制为基本上等于或小于1mm，且设备封装的功率消耗可控制为小于5W。
除非上下文另外明确规定，否则如本文所用，单数术语“一(a/an)”和“所述”可包含多个指示物。
如本文中所使用，术语“大致”、“基本上”、“实质”和“约”用于描述和解释小的变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。举例来说，当结合数值使用时，术语可指小于或等于所述数值的±10％的变化范围，例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么可认为所述两个数值“基本上”相同或相等。举例来说，“大体上”平行可指代相对于0°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或小于或等于±0.05°。举例来说，“大体上”垂直可能是指相对于90°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°，或者小于或等于±0.05°。
此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此范围格式是为了便利和简洁而使用，且应灵活地理解，不仅包含明确地规定为范围极限的数值，而且包含涵盖于那个范围内的所有个体数值或子范围，如同明确地规定每个数值和子范围一般。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。说明可能未必按比例绘制。归因于制造过程和公差，本公开中的艺术再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改，以使特定情境、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此些修改都打算属于在此所附权利要求书的范围内。虽然本文中所公开的方法是参考按特定次序执行的特定操作描述的，但是应理解，这些操作可组合、细分或重新排序以形成等效方法而不脱离本公开的教示内容。因此，除非本文中特别指示，否则操作的次序和分组不是对本公开的限制。

Claims (20)

1.一种电子设备封装，其包括：
第一衬底，其包括第一结合垫和暴露所述第一结合垫的空腔；
第二衬底，其层压于所述第一衬底上，其中所述第二衬底包括至少部分地插入到所述第一衬底的所述空腔中的第二结合垫；以及
导电层，其安置于所述空腔中且至少在所述第一结合垫与所述第二结合垫之间以连接所述第一结合垫与所述第二结合垫。
2.根据权利要求1所述的电子设备封装，其中所述第一衬底和所述第二衬底包括非均匀材料。
3.根据权利要求1所述的电子设备封装，其中所述第一衬底进一步包括钝化层，所述钝化层界定所述空腔的第一部分。
4.根据权利要求3所述的电子设备封装，其中所述钝化层部分地覆盖所述第一结合垫。
5.根据权利要求3所述的电子设备封装，其中所述钝化层与所述第一结合垫间隔开。
6.根据权利要求3所述的电子设备封装，其中所述钝化层和所述第二衬底包含非均匀界面，且在所述第一结合垫远端的所述第二结合垫的上表面低于或基本上齐平于所述钝化层与所述第二衬底之间的所述非均匀界面。
7.根据权利要求3所述的电子设备封装，其中所述第二衬底的侧表面延伸以部分地覆盖所述钝化层的侧表面。
8.根据权利要求3所述的电子设备封装，其中所述第一衬底进一步包括安置于所述钝化层与所述第二衬底之间的粘附层，且所述粘附层界定所述空腔的第二部分。
9.根据权利要求8所述的电子设备封装，其中所述粘附层和所述第二衬底包含非均匀界面，且在所述第一结合垫远端的所述第二结合垫的上表面低于或基本上齐平于所述粘附层与所述第二衬底之间的所述非均匀界面。
10.根据权利要求8所述的电子设备封装，其中所述导电层进一步覆盖所述第二结合垫的边缘。
11.根据权利要求8所述的电子设备封装，其中所述导电层与所述第二结合垫的边缘分离。
12.根据权利要求8所述的电子设备封装，其中所述第二衬底的侧表面延伸以部分地覆盖所述粘附层的侧表面。
13.根据权利要求1所述的电子设备封装，其中所述第一结合垫的中心轴与所述第二结合垫的中心轴大体上对齐，且所述第一结合垫的宽度大于或基本上等于所述第二结合垫的宽度。
14.一种电子设备封装，其包括：
第一衬底；
第二衬底，其层压于所述第一衬底上，其中所述第一衬底和所述第二衬底包含非均匀界面；以及
导电结构，其嵌入于所述第一衬底和所述第二衬底中且穿过所述非均匀界面，其中所述导电结构包括与所述第一衬底相邻的第一结合垫、与所述第二衬底相邻且与所述第一结合垫电连接的第二结合垫。
15.根据权利要求14所述的电子设备封装，其中所述第一衬底包括钝化层，所述钝化层界定空腔的第一部分。
16.根据权利要求15所述的电子设备封装，其中所述第一结合垫和所述第二结合垫安置于所述空腔中。
17.根据权利要求15所述的电子设备封装，其中在所述第一结合垫远端的所述第二结合垫的上表面低于或基本上齐平于所述钝化层的面向所述第二衬底的上表面。
18.根据权利要求15所述的电子设备封装，其中所述第一衬底进一步包括安置于所述钝化层与所述第二衬底之间的粘附层，且所述粘附层界定所述空腔的第二部分。
19.根据权利要求18所述的电子设备封装，其中所述空腔的所述第二部分进一步包括与所述第一部分连通的底部部分和与所述底部部分连接的上部部分，且所述底部部分窄于所述上部部分。
20.根据权利要求14所述的电子设备封装，其进一步包括导电层，所述导电层安置于所述第一结合垫与所述第二结合垫之间，且连接所述第一结合垫与所述第二结合垫。
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