CN110942994A - 形成半导体元件的方法 - Google Patents

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王菘豊
奥野泰利
邱士权
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures

Abstract

一种形成半导体元件的方法包括在基板上形成源极/漏极区域，在源极/漏极区域上沉积富含金属的金属硅化物层，在富含金属的金属硅化物层上沉积富含硅的金属硅化物层，及在富含硅的金属硅化物层上形成接触插塞。

Description

形成半导体元件的方法
技术领域
本申请案是关于一种形成半导体元件的方法。
背景技术
半导体集成电路(IC)行业已经历了指数式增长。IC材料及设计的技术进步已产生了数代IC，其中每一代具有比前一代更小且更复杂的电路。在IC演进过程中，功能密度(例如，单位晶片面积的互连元件的数目)大体增大，而几何形状大小(例如，可使用制造制程产生的最小部件或接线)已减小。此按比例缩小制程大体通过增大生产效率及降低相关联成本而提供了益处。
发明内容
在一些实施方式中，一种形成半导体元件的方法包括在基板上形成源极/漏极区域，在源极/漏极区域上形成蚀刻终止层，在源极/漏极区域上沉积富含金属的金属硅化物层，同时地在富含金属的金属硅化物层上沉积富含硅的金属硅化物层及在蚀刻终止层的侧壁上沉积硅化物内衬，以及在富含硅的金属硅化物层上形成接触插塞。
附图说明
当结合随附诸图阅读时，自以下详细描述最佳地理解本揭示案的态样。应注意，根据行业上的一般实务，各种特征并未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1图示根据一些实施例的鳍式场效应晶体管(finFET)的立体视图；
图2图示根据一些实施例的finFET的横截面图；
图3至图4及图5A至图5B图示根据一些实施例的具有沉积的硅化物层的finFET的横截面图；
图6A至图6B图示根据一些实施例的finFET的沉积的硅化物层的特性；
图7图示根据一些实施例的用于制造具有沉积的硅化物层的finFET的方法的流程图。
现将参考随附附图来描述说明性实施例。在附图中，相同元件符号指示相同的、功能上类似的及/或结构上类似的元件。
【符号说明】
100 鳍式场效应晶体管(finFET)
102 基板
104 鳍结构
107 S/D区域
107s 顶表面
108 栅极结构
110 间隔物
110a 间隔物部分
110b 间隔物部分
110c 间隔物部分
110t 厚度
112 浅沟槽隔离(STI)区域
116 栅电极
118 介电层
118t 厚度
120 栅极封盖层
120t 厚度
122 栅极功函数金属层
122t 厚度
124 栅极金属填充层
221 鳍区域
226 第一蚀刻终止层
226t 厚度
228 S/D接触结构
230 金属硅化物内衬
234 S/D接触插塞
236 第一层间介电(ILD)层
238 栅极接触结构
239 金属硅化物层
239t 厚度
240 导电内衬
242 栅极接触插塞
244 第二蚀刻终止层
246 第二层间介电(ILD)层
246t 厚度
280 finFET区域
331 富含金属的金属硅化物层
333 富含硅的金属硅化物层
333s 顶表面
700 方法
702 操作
704 操作
706 操作
708 操作
具体实施方式
以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实例以简化本揭示案。当然，此些仅为实例，且并不意欲为限制性的。举例而言，在以下描述中第一特征在第二特征之上形成可包括其中第一特征与第二特形成为直接接触的实施例，且亦可包括其中额外特征可形成在第一特征与第二特征之间而使得第一特征与第二特征可不直接接触的实施例。如本文中所使用，第一特征在第二特征上形成意谓第一特征形成为与第二特征直接接触。另外，本揭示案可在各个实例中重复元件符号及/或字母。此重复本身并不表示所论述的各种实施例及/或配置之间的关系。
为了描述简单，可在本文中使用诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”以及其类似术语的空间相对术语，以描述如诸图中所图示的一个元件或特征与另一(其他)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
应注意，说明书中对“一个实施例”、“实施例”、“实例实施例”、“例示性”等的引用指示所述实施例可包括特定特征、结构或特性，但每一实施例未必包括特定特征、结构或特性。此外，此些短语未必代表同一实施例。另外，当结合实施例描述特定特征/结构或特性时，无论是否明确描述，结合其他实施例实现此特征、结构或特性将在熟悉此项技术者的知识范围内。
应理解，本文中的措辞或术语是出于描述而非限制性目的，使得本说明书的术语或措辞将由熟悉相关技术者根据本文中的教示解释。
如本文中所使用，术语“蚀刻选择性”代表在相同蚀刻条件下两种不同材料的蚀刻速率的比率。
如本文中所使用，术语“沉积选择性”代表在相同沉积条件下两种不同材料或表面上的沉积速率的比率。
如本文中所使用，术语“富含硅的金属硅化物层”代表硅的原子浓度大于金属硅化物层中的任何其他化学元素的原子浓度的金属硅化物层。
如本文中所使用，术语“富含金属的金属硅化物层”代表金属的原子浓度大于金属硅化物层中的任何其他化学元素的原子浓度的金属硅化物层。
在一些实施例中，术语“约”及“大体上”可指示给定量的值在此值的5％内(例如，此值的±1％、±2％、±3％、±4％、±5％)变化。
如本文中所使用，术语“基板”描述后续材料层被添加至其上的材料。基板自身可经图案化。基板顶部上的材料可经图案化或可保持未经图案化。另外，基板可为多种半导体材料，诸如，硅、锗、砷化镓、磷化铟，等等。或者，基板可由不导电的材料制成，诸如，玻璃或蓝宝石晶圆。
如本文中所使用，术语“磊晶层”代表单晶材料的层或结构。同样，本文中“磊晶生长”的表述代表单晶材料的层或结构。磊晶生长的材料可为掺杂的或未掺杂的。
如本文中所使用，术语“高k”代表高介电常数。在半导体元件结构及制造制程的领域中，高k代表大于二氧化硅(SiO2)的介电常数(例如，3.9)的介电常数。
如本文中所使用，术语“低k”代表小的介电常数。在半导体元件结构及制造制程的领域中，低k代表小于SiO2的介电常数(例如，3.9)的介电常数。
如本文中所使用，术语“p型”定义掺杂有p型掺杂剂(诸如，硼)的结构、层及/或区域。
如本文中所使用，术语“n型”定义掺杂有n型掺杂剂(诸如，磷)的结构、层及/或区域。
如本文中所使用，术语“导电接线”定义穿过(若干)层间介电(ILD)层的水平互连接线，此(此些)水平互连接线电连接finFET及/或集成电路中的各种元件。
如本文中所使用，术语“导电介层孔”定义穿过层间介电层的垂直互连接线，此(此些)垂直互连接线电连接finFET及/或集成电路中的各种元件。
如本文中所使用，术语“垂直”意谓名义上垂直于基板的表面。
如本文中所使用，术语“临界尺寸”代表finFET及/或集成电路的元件的最小特征大小(例如，接线宽度)。
可通过任何适当方法来图案化本文中所揭示的鳍结构。举例而言，可使用一或多个光微影制程来图案化鳍结构，包括双图案化制程或多图案化制程。大体上，双图案化制程或多图案化制程组合了光微影制程与自对准制程，从而允许产生间距小于(例如)比使用单个、直接光微影制程所获得的图案的图案。举例而言，在一个实施例中，在基板之上形成牺牲层并使用光微影制程来图案化此牺牲层。使用自对准制程在经图案化的牺牲层旁边形成间隔物。接着移除牺牲层，且可接着使用剩余间隔物来图案化鳍结构。
本揭示案提供finFET的各种实例源极/漏极(S/D)接触结构及其制造方法。此些实例S/D接触结构及方法可减小S/D接触插塞与S/D接触结构的金属硅化物层之间及/或金属硅化物层与S/D区域之间的接触电阻。实例S/D接触结构的金属硅化物层可各自包括富含金属的硅化物层及富含硅的硅化物层。
在一些实施例中，可将富含金属的硅化物层设置在S/D区域上且此些富含金属的硅化物层可减小金属硅化物层与S/D区域之间的接触电阻。可将富含硅的硅化物层设置在富含金属的硅化物层上，且此些富含硅的硅化物层可在金属硅化物层的形成期间减小克根达效应。由于硅自S/D区域扩散至经沉积而用于形成金属硅化物层的金属层，因此克根达效应可在S/D区域中产生硅空位。S/D区域中的此些硅空位可减小S/D区域中的掺杂浓度且因此增大S/D区域的电阻率。因此，通过富含硅的硅化物层来减小克根达效应可改良S/D区域的电导率。
用于形成金属硅化物层的实例方法提供如下益处(除了其他以外)：1)改良了S/D接触插塞的相稳定性；2)在形成金属硅化物层期间减少S/D区域的硅消耗；3)用于形成S/D接触插塞的扩散阻障层的处理步骤减少；及4)金属硅化物层对S/D区域的沉积选择性高于对S/D接触开口的侧壁的沉积选择性，S/D接触开口的此些侧壁可为finFET的层间介电(ILD)层的侧壁。在一些实施例中，金属硅化物层对S/D区域的沉积选择性相对于对S/D接触开口的侧壁的沉积选择性可为约2:1至约10:1。
图1为根据一些实施例的鳍式场效应晶体管(finFET)100的立体视图。FinFET 100可包括在微处理器、记忆体单元或其他集成电路中。出于说明目的示出图1中finFET 100的视图且其可能未按比例绘制。
FinFET 100可形成在基板102上，且可包括具有鳍区域(图1中未示出，但在图2中示出鳍区域221)的鳍结构104，及设置在鳍结构104的鳍区域中的对应区域上的S/D区域107、栅极结构108，设置在栅极结构108中的每一者的相对侧上的间隔物110，以及浅沟槽隔离(STI)区域112。图1示出五个栅极结构108。然而，基于本文揭示内容，finFET 100可具有更多或更少个栅极结构。另外，可经由使用其他结构部件(为了清楚而未在图1中示出)将finFET 100并入集成电路中，此些其他结构部件诸如S/D接触结构(在图2中示出)、栅极接触结构(在图2中示出)、导电介层孔、导电接线、介电层及钝化层。
基板102可为半导体材料，诸如但不限于硅。在一些实施例中，基板102包括结晶硅基板(例如，晶圆)。在一些实施例中，基板102包括(i)元素半导体，诸如，锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；(iii)合金半导体，包括硅锗碳化物、硅锗、镓砷磷化物、镓铟磷化物、镓铟砷化物、镓铟砷磷化物、铝铟砷化物及/或铝镓砷化物；或(iv)其组合。另外，可视设计要求(例如，p型基板或n型基板)来掺杂基板102。在一些实施例中，基板102可掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
鳍结构104表示finFET 100的载流结构，且可沿Y轴行进并穿过栅极结构108。鳍结构104可包括：(i)下伏于栅极结构108的鳍区域；及(ii)设置在栅极结构108中的每一者的相对侧上的S/D区域107。鳍结构104的鳍区域可在STI区域112上方延伸，且可被栅极结构108中的对应者围绕。鳍区域可由基板102的经图案化部分形成。
鳍结构104的鳍区域可包括类似于基板102的材料。S/D区域107可包括磊晶生长的半导体材料。在一些实施例中，磊晶生长的半导体材料为与基板102相同的材料。在一些实施例中，磊晶生长的半导体材料包括与基板102不同的材料。磊晶生长的半导体材料可包括：(i)半导体材料，诸如，锗或硅；(ii)化合物半导体材料，诸如，砷化镓及/或铝镓砷化物；或(iii)半导体合金，诸如，硅锗及/或镓砷磷化物。用于鳍结构104的其他材料在本揭示案的范畴内。
在一些实施例中，可通过如下各者在鳍区域(例如，图2中所示的鳍区域221)上生长S/D区域107：(i)化学气相沉积(chemical vapor deposition，CVD)，诸如，低压CVD(lowpressure CVD，LPCVD)、原子层CVD(atomic layer CVD，ALCVD)、超高真空CVD(ultrahighvacuum CVD，UHVCVD)、减压CVD(reduced pressure RPCVD)或适当的CVD；(ii)分子束磊晶(molecular beam epitaxy，MBE)制程；(iii)适当的磊晶制程；或(iv)其组合。在一些实施例中，可通过磊晶沉积/部分蚀刻制程来生长S/D区域107，此磊晶沉积/部分蚀刻制程重复磊晶沉积/部分蚀刻制程至少一次。此重复的沉积/部分蚀刻制程亦称为“循环沉积蚀刻(cyclic deposition-etch，CDE)制程”。在一些实施例中，可通过选择性磊晶生长(selective epitaxial growth，SEG)来生长S/D区域107，其中添加蚀刻气体以促进半导体材料在鳍结构的暴露表面上而不在绝缘材料(例如，STI区域112的介电材料)上的选择性生长。用于磊晶生长S/D区域107的其他方法在本揭示案的范畴内。
S/D区域107可为p型区域或n型区域。在一些实施例中，p型S/D区域107可包括SiGe，且可在磊晶生长制程期间使用p型掺杂剂(诸如，硼、铟或镓)来原位掺杂此些p型S/D区域107。对于p型原位掺杂而言，可使用诸如但不限于乙硼烷(B2H6)、三氟化硼(BF3)的p型掺杂前驱物及/或其他p型掺杂前驱物。在一些实施例中，n型S/D区域107可包括硅，且可在磊晶生长制程期间使用n型掺杂剂(诸如，磷或砷)来原位掺杂此些n型S/D区域107。对于n型原位掺杂而言，可使用诸如但不限于磷化氢(PH3)、胂(AsH3)的n型掺杂前驱物及/或其他n型掺杂前驱物。在一些实施例中，S/D区域107未经原位掺杂，且执行离子植入制程以掺杂S/D区域107。
栅极结构108中的每一者可包括栅电极116、与栅电极116相邻并与其接触的介电层118，及栅极封盖层120。可通过栅极替代制程形成栅极结构108。
在一些实施例中，介电层118可具有在约1nm至约5nm的范围中的厚度118t。介电层118可包括氧化硅，且可通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、电子束蒸发或其他合适制程形成。在一些实施例中，介电层118可包括(i)一层氧化硅、氮化硅及/或氧氮化硅；(ii)高k介电材料，诸如，氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2；(iii)具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu的氧化物的高k介电材料；或(iv)其组合。可通过ALD及/或其他适当方法形成高k介电层。在一些实施例中，介电层118可包括单层或绝缘材料层的堆叠。用于介电层118的其他材料及形成方法在本揭示案的范畴内。
栅电极116可包括栅极功函数金属层122及栅极金属填充层124。在一些实施例中，可将栅极功函数金属层122设置在介电层118上。栅极功函数金属层122可包括单个金属层或金属层的堆叠。金属层的堆叠可包括具有彼此类似或彼此不同的功函数的金属。在一些实施例中，栅极功函数金属层122可包括(例如)铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、钽硅氮化物(TaSiN)、钽碳氮化物(TaCN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、氮化钨(WN)、金属合金及/或其组合。可使用诸如ALD、CVD、PVD、镀敷或其组合的适当制程形成栅极功函数金属层122。在一些实施例中，栅极功函数金属层122具有在约2nm至约15nm的范围中的厚度122t。用于栅极功函数金属层122的其他材料、形成方法及厚度在本揭示案的范畴内。
栅极金属填充层124可包括单个金属层或金属层的堆叠。金属层的堆叠可包括彼此不同的金属。在一些实施例中，栅极金属填充层124可包括适当的导电材料，诸如，Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金，及/或其组合。可通过ALD、PVD、CVD或其他适当沉积制程形成栅极金属填充层124。用于栅极金属填充层124的其他材料及形成方法在本揭示案的范畴内。
在一些实施例中，栅极封盖层120可具有在自约5nm至约50nm的范围中的厚度120t，且可用以在finFET 100的后续处理期间保护栅极结构108。栅极封盖层120可包括氮化物材料，诸如，氮化硅、富含硅的氮化物，及/或氧氮化硅。用于栅极封盖层120的其他材料在本揭示案的范畴内。
间隔物110可包括形成栅极结构108的侧壁且与介电层118接触的间隔物部分110a、形成鳍结构104的侧壁的间隔物部分110b，及形成STI区域112上的保护层的间隔物部分110c。间隔物110可包括绝缘材料，诸如，氧化硅、氮化硅、低k材料或其组合。间隔物110可具有低k材料，此低k材料具有小于3.9(例如，小于3.5、3或2.8)的介电常数。在一些实施例中，间隔物110中的每一者可具有在自约7nm至约10nm的范围中的厚度100t。用于间隔物110的其他材料及厚度在本揭示案的范畴内。
STI区域112可为finFET 100提供与相邻的主动及被动元件(本文中未图示)的电隔离，此些相邻的主动及被动元件与基板102整合在一起或沉积至基板102上。STI区域112可具有介电材料，诸如，氧化硅、氮化硅、氧氮化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料，及/或其他适当的绝缘材料。在一些实施例中，STI区域112可包括多层结构。鳍结构104、S/D区域107、栅极结构108、间隔物110及STI区域112的横截面形状为说明性的且并不意欲为限制性的。
图2为根据一些实施例的沿图1的finFET 100的线A-A的横截面图。图2描述根据一些实施例的finFET 100的额外结构，例如，第一蚀刻终止层226与第二蚀刻终止层244、第一层间介电(ILD)层236及第二层间介电(ILD)层246、S/D接触结构228，及栅极接触结构238，此些可使finFET 100电连接至包括finFET 100的集成电路(未示出)的其他元件。出于说明目的示出图2中finFET 100的视图且其可能未按比例绘制。
第一蚀刻终止层226可用以(例如)在形成S/D接触结构228期间保护S/D区域107及/或栅极结构108。可将第一蚀刻终止层226设置在间隔物110的侧上及S/D区域107上。在一些实施例中，第一蚀刻终止层226可包括(例如)SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN，或其组合。在一些实施例中，第一蚀刻终止层226可包括通过低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、化学气相沉积(CVD)形成的氮化硅或氧化硅，或包括通过高深宽比沟填制程(high-aspect-ratio process,HARP)形成的氧化硅。在一些实施例中，第一蚀刻终止层226具有在自约20nm至约200nm或自约20nm至约100nm的范围中的厚度226t。用于第一蚀刻终止层226的其他材料、形成方法及厚度在本揭示案的范畴内。
第一层间介电层236可设置在第一蚀刻终止层226上，且可包括介电材料。可使用适合于可流动介电材料(例如，可流动氧化硅、可流动氮化硅、可流动氧氮化硅、可流动碳化硅或可流动氧碳化硅)的沉积方法来沉积第一层间介电层236的介电材料。举例而言，可使用可流动CVD(FCVD)为第一层间介电层236沉积可流动氧化硅。在实施例中，介电材料为氧化硅。用于第一层间介电层236的其他材料及形成方法在本揭示案的范畴内。
S/D接触结构228可用以将S/D区域107电连接至finFET 100的及/或集成电路的其他元件。S/D接触结构228可设置在S/D区域107的顶表面上并与S/D区域107的顶表面接触。在一些实施例中，S/D接触结构228中的每一者可包括金属硅化物内衬230，此金属硅化物内衬230设置在第一及第二蚀刻终止层226及244以及第二层间介电层246的侧壁上，S/D接触插塞234上，以及金属硅化物层239上。尽管图2示出两个S/D接触结构228，但finFET 100可具有一或多个S/D接触结构234。以下对finFET 100的finFET区域280内的S/D接触结构234的论述适用于图2的两个S/D接触结构234。
在一些实施例中，金属硅化物内衬230可用作扩散阻障层，以防止非所期望的原子及/或离子自第二层间介电层246及/或第一及第二蚀刻终止层226及244扩散至S/D接触插塞234中。在一些实施例中，金属硅化物内衬230可包括硅化物材料，诸如，硅化钛(TiSi)、钛硅氧化物(TiSiO)、钛硅氮化物(TiSiN)，或其组合。根据一些实施例，金属硅化物内衬230可具有在自约0.5nm至约2nm的范围中的厚度。
在一些实施例中，S/D接触插塞234可包括导电材料，诸如，钨(W)、钌(Ru)、钴(Co)、镍(Ni)、钼(Mo)、铜(Cu)、铝(Al)、铑(Rh)、铱(Ir)或金属合金。在一些实施例中，S/D接触插塞234可具有沿Y轴在自约15nm至约25nm的范围中的平均水平尺寸(例如，宽度)，且可具有沿Z轴在自约400nm至约600nm的范围中的平均垂直尺寸(例如，高度)。在一些实施例中，S/D接触插塞234可具有沿Y轴范围为自约20nm至约40nm的直径。用于金属硅化物内衬230及S/D接触插塞234的其他材料及尺寸在本揭示案的范畴内。
金属硅化物层239可形成在S/D接触插塞234与S/D区域107之间的界面处。在一些实施例中，可通过自对准硅化物(自对准硅化物(self-aligned silicide，salicide))制程形成金属硅化物层239。自对准硅化物制程包括通过诸如CVD的适当制程来沉积(例如)过渡金属以形成薄层，施加热以允许过渡金属与主动区域(源极及漏极)(例如，S/D区域107)中的暴露材料烧结，以形成低电阻过渡金属硅化物。过渡金属可包括镍、钴、钨、钽(Ta)、钛、铂(Pt)、铒(Er)、钯(Pd)或其组合。
在一些实施例中，可通过循环制程形成金属硅化物层239。循环制程可包括(a)通过硅前驱物执行热处理制程(亦称作硅前驱物处理制程)；(b)通过金属前驱物执行电浆处理制程(亦称作金属前驱物处理制程)；及(c)重复操作(a)及(b)直至达到所要厚度为止。金属硅化物层239可包括硅化物材料，诸如，硅化镍(NiSi,NiSi2)、镍-铂硅化物(NiPtSi)、镍-铂-锗硅化物(NiPtGeSi)、镍-锗硅化物(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铒(ErSi)、硅化钴(CoSi2)、硅化钛(TiSi2)、硅化钽(TaSi2)、其他适当的硅化物材料，及/或其组合。可通过化学蚀刻移除任何剩余过渡金属，从而在S/D区域107上仅留下硅化物层。将参考图3至图4以及图5A至图5B进一步论述S/D区域107上的S/D接触结构228的结构，此S/D接触结构228具有金属硅化物层239、金属硅化物内衬230及S/D接触插塞234。
栅极接触结构238可用以将栅极结构108电连接至finFET 100的及/或集成电路的其他元件。栅极接触结构238可设置在栅极结构108的介电层118、栅极功函数金属层122及栅极金属填充层124上，并与栅极结构108的介电层118、栅极功函数金属层122及栅极金属填充层124接触。栅极接触结构238可包括导电内衬240及栅极接触插塞242，其在组成上可分别类似于金属硅化物内衬230及S/D接触插塞234。栅极接触结构238可形成于finFET 100的其他栅极结构上(例如，在栅极结构108上)。在一些实施例中，栅极结构108可不连接至导电结构(诸如，栅极接触结构238)，且可与finFET 100的及/或集成电路的其他元件电隔离。
FinFET 100可进一步包括第二蚀刻终止层244及第二层间介电层246。第二蚀刻终止层244可为可选地，且根据一些实施例可在组成及厚度上类似于第一蚀刻终止层226。在一些实施例中，第二蚀刻终止层244可具有在自约5nm至约10nm的范围中的厚度。第二蚀刻终止层244可设置在第一层间介电层236及栅极结构108上。第二层间介电层246可设置在第二蚀刻终止层244上，且可具有在自约500nm至约600nm的范围中的厚度246t。在一些实施例中，第二层间介电层246可包括介电材料，诸如，氧碳化硅、正硅酸乙酯(TEOS)氧化物，或其组合。
图3至图4及图5A至图5B图示根据一些实施例的在图2中的finFET 100的finFET区域280的放大图。更特定而言，图3至图4及图5A至图5B图示根据各种实施例的在S/D区域107(如图2中所示)上的S/D接触结构228(如图2中所示)，此S/D接触结构228具有金属硅化物内衬230、S/D接触插塞234及金属硅化物层239。为了清楚起见未在图3至图4及图5A至图5B中示出第一、第二蚀刻终止层226及244、第二层间介电层246，以及图1的finFET区域280内的间隔物110的部分。图3至图4及图5A至图5B中的S/D接触结构228的视图是出于说明目的且可能未按比例绘制。除非另有说明，否则具有相同标号的对图3至图4及图5A至图5B中的元件的论述彼此适用。
参考图3，可将金属硅化物层239设置在S/D区域107上，以围绕或部分地覆盖S/D区域107的部分。在一些实施例中，金属硅化物层239可具有范围在自约1nm至约10nm的厚度239t。金属硅化物层239可提供S/D区域107与S/D接触插塞234之间的低电阻界面。在一些实施例中，金属硅化物层239可包括在S/D区域107内的富含金属的金属硅化物层331，及在富含金属的金属硅化物层331上的富含硅的金属硅化物层333。富含硅的金属硅化物层333可在S/D区域107的顶表面107s上方延伸。在一些实施例中，富含金属的金属硅化物层331沿Z轴的垂直尺寸(例如，厚度)范围可为自约1nm至约3nm。在一些实施例中，富含硅的金属硅化物层333沿Z轴的垂直尺寸(例如，厚度)范围可为自约2nm至约10nm。富含硅的金属硅化物层333的垂直尺寸可大于富含金属的金属硅化物层331的垂直尺寸。在S/D区域107内的金属硅化物层239的部分(亦即，富含金属的金属硅化物层331)可形成为比在S/D区域107上方的金属硅化物层239的部分薄，以在形成富含金属的金属硅化物层331期间减少自S/D区域的硅消耗。
在一些实施例中，如图3中所示，富含金属的金属硅化物层331及富含硅的金属硅化物层333沿Y轴的水平尺寸可彼此相等。在一些实施例中，如图4中所示，富含金属的金属硅化物层331的水平尺寸可大于富含硅的金属硅化物层333的水平尺寸。在一些实施例中，富含金属的金属硅化物层331可形成为具有大于富含硅的金属硅化物层333的水平尺寸的水平尺寸，以在金属硅化物层239与S/D区域107之间形成较大界面，以便减小S/D接触结构228与S/D区域107之间的接触电阻。富含金属的金属硅化物层331的水平尺寸与富含硅的金属硅化物层333的水平尺寸的比率可为约1.1:1至约5:1(例如，约1.1:1、约2:1、约2.5:1、约3:1、约4:1或约5:1)。
返回参考图3，富含金属的金属硅化物层331可形成在S/D区域107内，因为在金属硅化物层239的形成期间，富含金属的金属硅化物层331的形成可包括自S/D区域107的一些部分的硅消耗。在沉积于S/D区域107上的金属(例如，含钛层)与来自S/D区域107的硅之间的硅化反应期间，可能消耗硅。富含硅的金属硅化物层333可形成在顶表面107s上方，因为富含硅的金属硅化物层333的形成可包括沉积于S/D区域107上的金属与在形成金属硅化物层239期间所供应的硅前驱物气体之间的硅化反应。在形成富含硅的金属硅化物层333期间大体上不存在自S/D区域107的硅消耗。此方法用于形成金属硅化物层239。
在一些实施例中，富含金属的金属硅化物层331的形成可包括金属沉积制程及热退火制程。在一些实施例中，富含金属的金属硅化物层331可由S/D区域107与沉积在S/D区域107上的金属层(例如，含钛材料的层)之间的自对准硅化物制程形成。在热退火制程期间，沉积的金属层可与S/D区域107的重度掺杂的含硅区域反应，以形成富含金属的金属硅化物层331。在形成富含金属的金属硅化物层331期间，可能部分地消耗S/D区域107的含硅区域。在一些实施例中，在金属沉积之前，可使用HF及NH3气体以约1sccm至约50sccm之间的流动速率蚀刻来自顶表面107s的原生氧化物。在蚀刻期间，可分别将蚀刻腔室中的压力及温度维持在自约0.1托至约0.5托以及自约20℃至约80℃的范围中。此蚀刻之后可为原位热处理，其中N2气体以约1slm至约5slm的速率流动，且蚀刻腔室中的压力及温度分别维持在自约0.1托至约1托以及自约150℃至约200℃的范围中。可使用诸如CVD、PECVD或ALD的任何适当的沉积制程来执行金属沉积。
在一些实施例中，金属沉积制程可包括在PECVD制程中使用钛前驱物(例如，四氯化钛、四(二甲胺基)钛(TDMAT)或延龄钛)作为电浆气体来沉积含钛层。在一些实施例中，钛前驱物流动速率范围可为自约10mgm至约100mgm。在金属沉积期间，CVD腔室中的压力及温度可分别维持在自约1托至约50托以及自约350℃至约450℃的范围中。在一些实施例中，可执行具有钛前驱物的金属沉积制程历时约30秒至约90秒或约60秒的时间周期。
在一些实施例中，金属沉积制程可包括在CVD制程中使用钛前驱物气体(例如，TiCl4)及H2电浆气体来沉积含钛层。钛前驱物气体可具有范围为自约10sccm至约200sccm的流动速率，且H2气体可具有范围为自约10sccm至约100sccm的流动速率。在金属沉积制程期间，CVD腔室中的压力及温度可分别维持在自约1托至约10托以及自约300℃至约600℃的范围中。在一些实施例中，可执行具有钛前驱物及H2电浆气体的金属沉积制程历时约30秒至约90秒或约60秒的时间周期。
在一些实施例中，可在金属沉积制程期间在范围为自约300℃至约600℃的温度下原位执行热退火制程。在一些实施例中，金属沉积制程之后可为热退火制程。热退火制程可包括快速热退火(rapid thermal annealing，RTA)制程。沉积的金属层(例如，含钛层)可经历在范围为自约300℃至约600℃的温度下的热退火制程历时范围为自约10秒至约60秒的时间周期。可在N2环境中执行热退火制程。在热退火制程期间可能发生沉积的金属层与S/D区域107的硅之间的硅化反应。
在一些实施例中，形成富含硅的金属硅化物层333可包括具有如下操作的循环制程：(a)通过硅前驱物执行热处理(亦称作硅前驱物处理制程)；及(b)通过金属前驱物执行电浆处理制程(亦称作金属前驱物处理制程)。可在硅前驱物处理制程期间沉积含硅层，且可在金属前驱物处理制程期间沉积含金属层，且含硅层与含金属层之间的硅化反应可形成富含硅的金属硅化物层333。在一些实施例中，硅前驱物处理制程可包括使用硅前驱物在范围为自约300℃至约450℃的温度下执行浸泡制程，此硅前驱物包括硅烷(SiH4)、二硅烷、三硅烷、四硅烷、戊硅烷、氯硅烷、二氯硅烷、三氯硅烷、四氯硅烷、碘硅烷、三溴硅烷、硅酸、四碘硅烷、四溴硅烷、四氟硅烷、三氟氯硅烷、二氯二氟硅烷、三氯氟硅烷或其组合。
在一些实施例中，循环制程可包括(a)在硅前驱物处理制程期间，在第一腔室中使S/D区域107与包括硅烷(例如，二硅烷或三硅烷)的汽化硅前驱物接触；(b)在金属前驱物处理制程期间，使S/D区域107与包括金属卤化物(例如，Ta、Nb或Ti卤化物)的汽化金属前驱物接触；及(c)视情况重复操作(a)及(b)直至已形成富含硅的金属硅化物层333的所要厚度为止。在一些实施例中，汽化硅前驱物可包括硅烷、二硅烷、三硅烷、四硅烷、戊硅烷、氯硅烷、二氯硅烷、三氯硅烷、四氯硅烷、碘硅烷、三溴硅烷、硅酸、四碘硅烷、四溴硅烷、四氟硅烷、三氟氯硅烷、二氯二氟硅烷、三氯氟硅烷或其组合。在一些实施例中，金属前驱物可包括金属卤化物。在一些实施例中，金属卤化物可包括卤素原子，诸如，F、Cl、Br或其组合。在一些实施例中，金属卤化物可包括金属原子，诸如，Co、Ni、Ti、W、Mo、Ta、Nb、其他难熔金属，或其组合。在一些实施例中，金属卤化物可包括TiCl4、TiF3、TiBr3、TiCl3、TaF5、TaCl5、NbF5及/或NbCl5。
在一些实施例中，可执行硅前驱物处理制程(操作(a))历时范围为自约0.5秒至约10秒(例如，约1秒、约3秒、约8秒或约10秒)的时间周期。在一些实施例中，可执行金属前驱物处理制程(操作(b))历时范围为自约30秒至约90秒(例如，约30秒、约60秒或约90秒)的时间周期。取决于基板类型及基板表面积，操作(a)及(b)的持续时间可更高或更低。
在一些实施例中，金属前驱物处理制程可包括在CVD制程中使用金属前驱物气体(例如，TiCl4)及H2电浆气体来沉积含金属层(例如，含钛层)。可在与沉积金属硅化物层331相同的CVD腔室中执行金属前驱物处理制程。在一些实施例中，在金属前驱物处理制程期间，金属前驱物的流动速率范围可为自约10mgm至约100mgm。金属前驱物处理制程期间的压力及温度可分别维持在自约1托至约50托以及自约300℃至约450℃的范围中。硅前驱物处理制程期间的压力及温度可分别维持在自约1托至约50托以及自约300℃至约450℃的范围中。
在一些实施例中，可重复循环制程的操作(a)及(b)达约100个循环、约50个循环、约20个循环、约10个循环、约5个循环、2个循环或1个循环，直至可形成富含硅的金属硅化物层333的所要厚度为止。在一些实施例中，富含硅的金属硅化物层333可具有沿Z轴范围为自约2nm至约10nm、自约4nm至约10nm或自约4nm至约7nm的垂直尺寸(例如，厚度)。在一些实施例中，富含硅的金属硅化物层沿Z轴的垂直尺寸可为金属硅化物层239的总厚度239t的约90％、约80％、约70％、约60％或约50％。
在一些实施例中，当含硅层与含金属层之间的硅化反应的速率大体上等于含硅层及/或含金属层的沉积速率时，富含硅的金属硅化物层333的顶表面333s可大体上为平面的，如图3中所示。在一些实施例中，当含硅层与含金属层之间的硅化反应的速率分别大于或小于含硅层及/或含金属层的沉积速率时，富含硅的金属硅化物层333的顶表面333s可分别为凹入或凸出形状，如图5A至图5B中所示。可通过分别调整硅前驱物处理制程及金属前驱物处理制程的制程参数来调整含硅层及/或含金属层的沉积速率，以形成凹入或凸出形状的顶表面333s。此凹入或凸出形状的顶表面333s可增大S/D接触插塞234与金属硅化物层239之间的接触表面积，并因此减小S/D接触插塞234与金属硅化物层239之间的接触电阻。
返回参考图3，通过交替在硅前驱物处理制程期间沉积含硅层与在金属前驱物处理期间沉积含金属层以用于沉积金属硅化物层239，可减少S/D区域107中磊晶生成的硅区域的消耗且亦可减小克根达效应从而改良S/D接触的相稳定性。克根达效应代表由于金属原子的扩散速率的差异而发生的两种金属之间的界面的运动。当含金属层经沉积并与磊晶硅层反应以形成金属硅化物时，克根达效应可经由金属硅化物形成而在S/D区域107中产生硅空位，此可加剧在金属硅化物层239与S/D区域107之间的界面处的掺杂剂重新分布及掺杂剂损失。在形成富含硅的金属硅化物层333期间供应硅前驱物的方法可减小克根达效应并改良S/D区域107中的掺杂剂重新分布。在一些实施例中，在形成了金属硅化物层239之后，S/D区域107中的磊晶层可具有至少2.5nm的厚度。在一些实施例中，富含金属的金属硅化物层331可具有在约3:1与约1.1:1之间或在约2:1与约1.1:1之间的金属与硅的原子浓度比率。在一些实施例中，富含硅的金属硅化物层333可具有在约1:1.1与约1:2之间或在约1:1.1与约1:1.5之间的金属与硅的原子浓度比率。
参考图3，在循环制程(包括硅前驱物处理制程及金属前驱物处理制程)当中形成富含硅的金属硅化物层333期间，金属硅化物内衬230可沿第一及第二蚀刻终止层226及244以及第二层间介电层246的侧壁形成(图3中未示出；在图2中示出)。金属硅化物内衬230可包括硅化物材料，诸如，TiSi、TiSiO、TiSiN或其组合。金属硅化物内衬230沿Y轴的厚度可小于富含硅的金属硅化物层333沿Z轴的厚度，因为在金属前驱物处理制程期间形成的含金属层可具有比大体上无氧化物或氮化物的硅表面及/或硅化物表面(例如，富含金属的金属硅化物层331或富含硅的金属硅化物层333)低的对含氧化物或氮化物表面(第一及第二蚀刻终止层226及244及/或第二层间介电层246的侧壁)的沉积选择性。参考图6A至图6B进一步论述含金属层的沉积选择性。在一些实施例中，含金属层对含氧化物或氮化物表面的沉积选择性对比大体上无氧化物或氮化物的硅表面及/或硅化物表面可为约1:2至约1:10(例如，约1:2、约1:2.5、约1:3、约1:3.7、约1:4、约1:6或约1:10)。金属硅化物内衬230沿Y轴的厚度与富含硅的金属硅化物层333沿Z轴的厚度的比率可为约1:2至约1:10(例如，约1:2、约1:2.5、约1:3、约1:3.7、约1:4、约1:6或约1:10)。
在金属硅化物层239的沉积之后，可选择性地蚀刻含硅层及/或含金属层的未反应部分，从而在S/D区域107上留下金属硅化物层239，如图3中所示。在一些实施例中，蚀刻制程可包括在自约20℃至约200℃的范围中的温度下使用HCl与H2O2的蚀刻混合物或H2SO4与H2O2的蚀刻混合物。
图6A示出含金属层的沉积选择性(黑色圆圈)与测试含金属层的沉积选择性(黑色正方形)之间的比较，此含金属层是在包括金属前驱物及硅前驱物处理制程的循环制程(参考图3所述)期间形成，此测试含金属层是在无循环制程中的硅前驱物处理制程的情况下在金属前驱物处理制程(类似于参考图3所述的金属前驱物处理制程)中形成。针对大体上无氧化物或氮化物的硅表面及/或硅化物表面(例如，富含金属的金属硅化物层331或富含硅的金属硅化物层333)相对于含氧化物或氮化物表面(例如，第一及第二蚀刻终止层226及244及/或第二层间介电层246的侧壁)，比较含金属层的沉积选择性。图6A中的N值为金属前驱物及硅前驱物处理制程的循环的数目。图6A中的比较示出在循环制程中形成的含金属层的沉积选择性较高，且可在较短的金属前驱物沉积时间内达到较高沉积选择性。在一些实施例中，针对同一沉积时间周期而言，在循环制程中形成的含金属层的沉积选择性可高于测试含金属层的沉积选择性两倍。在一些实施例中，在循环制程中形成的含金属层的沉积选择性可随着N值的增大而增大。在一些实施例中，将N值自2增大至7，在循环制程中形成的含金属层的沉积选择性可增大约25％至约35％。
图6B示出在包括金属前驱物及硅前驱物处理制程的循环制程(参考图3所述)中所形成的硅化物层(例如，富含硅的金属硅化物层333；以黑色实心圆圈表示)可具有比在循环制程中无硅前驱物处理制程的情况下在金属前驱物处理制程(类似于参考图3所述的金属前驱物处理制程)中形成的硅化物层(以黑色实心正方形表示)快的沉积速率。图6B亦示出在循环制程中形成在大体上无氧化物或氮化物的硅表面及/或硅化物表面(例如，富含金属的金属硅化物层331或富含硅的金属硅化物层333)上的硅化物层(例如，富含硅的金属硅化物层333)可具有比形成在含氧化物或氮化物表面(例如，第一及第二蚀刻终止层226及244及/或第二层间介电层246的侧壁)上的硅化物内衬(例如，金属硅化物内衬230；以黑色圆圈表示)快的沉积速率。
图7图示根据一些实施例的制造具有S/D接触结构228的finFET 100的方法的流程图，如参考图2至图4及图5A至图5B所述。出于说明目的，将参考在图1至图4及图5A至图5B中所图示的实例制造制程来描述图7中所图示的操作。取决于特定应用，可以不同次序执行或不执行操作。应注意，方法700不生产完整的finFET 100。因此，应理解，可在方法700之前、在方法700期间及在方法700之后提供额外制程。
在操作702中，在基板上形成源极/漏极(S/D)区域。举例而言，如图1至图2中所示，S/D区域107可形成在鳍区域221上，此些鳍区域221可形成在基板102上。本揭示案可应用于除了finFET 100之外的任何其他适当半导体元件。可选择性地在鳍区域221之上磊晶生长S/D区域107的半导体材料。在一些实施例中，S/D区域107的半导体材料的选择性磊晶生长可继续，直至半导体材料在基板102的顶表面上方垂直地(例如，沿Z轴)延伸在自约10nm至约100nm的范围中的距离且在STI区域112中的一些的顶表面之上横向地(例如，沿X轴或Y轴)延伸为止。用于生长半导体材料的磊晶制程可包括CVD沉积技术(例如，LPCVD、气相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶，及/或其他适当制程。半导体材料可包括：(i)半导体材料，诸如，锗或硅；(ii)化合物半导体材料，诸如，砷化镓及/或铝镓砷化物；或(iii)半导体合金，诸如，硅锗及/或镓砷磷化物。在一些实施例中，p型S/D区域107可包括SiGe，且可在磊晶生长制程期间使用p型掺杂剂(诸如，硼、铟或镓)来原位掺杂此些p型S/D区域107。在一些实施例中，n型S/D区域107可包括硅，且可在磊晶生长制程期间使用n型掺杂剂(诸如，磷或砷)来原位掺杂此些n型S/D区域107。
参考图7，在操作704中，在源极/漏极区域上沉积富含金属的金属硅化物层。举例而言，如图3至图4及图5A至图5B中所示，可在S/D区域107上沉积富含金属的金属硅化物层331。富含金属的金属硅化物层331的沉积可包括金属沉积制程及热退火制程。在一些实施例中，富含金属的金属硅化物层331可由S/D区域107与沉积在S/D区域107上的金属层之间的自对准硅化物制程沉积。在热退火制程期间，沉积的金属层可与S/D区域107的重度掺杂的含硅区域反应，以形成富含金属的金属硅化物层331。在一些实施例中，在金属沉积之前，可使用HF及NH3气体蚀刻来自S/D区域107的顶表面的原生氧化物。可使用诸如但不限于CVD、PECVD或ALD的任何适当的沉积制程来执行金属沉积。可在约300℃与约600℃之间的温度下执行热退火制程。
在一些实施例中，金属沉积制程可包括在PECVD制程中使用钛前驱物(例如，四氯化钛、四(二甲胺基)钛(TDMAT)或延龄钛)作为电浆气体来沉积含钛层。在一些实施例中，钛前驱物流动速率范围可为自约10mgm至约100mgm。在金属沉积期间，CVD腔室中的压力及温度可分别维持在自约1托至约50托以及自约350℃至约450℃的范围中。在一些实施例中，可执行具有钛前驱物的金属沉积制程历时约30秒至约90秒或约60秒的时间周期。
在一些实施例中，金属沉积制程可包括在CVD制程中使用钛前驱物气体(例如，TiCl4)及H2电浆气体来沉积含钛层。钛前驱物气体可具有范围为自约10sccm至约200sccm的流动速率，且H2气体可具有范围为自约10sccm至约100sccm的流动速率。在金属沉积制程期间，CVD腔室中的压力及温度可分别维持在自约1托至约10托以及自约300℃至约600℃的范围中。在一些实施例中，可执行具有钛前驱物及H2电浆气体的金属沉积制程历时约30秒至约90秒或约60秒的时间周期。
在一些实施例中，可在金属沉积制程期间在范围为自约300℃至约600℃的温度下原位执行热退火制程。在一些实施例中，金属沉积制程之后可为热退火制程。热退火制程可包括快速热退火(RTA)制程。沉积的金属层(例如，含钛层)可经历在范围为自约300℃至约600℃的温度下的热退火制程历时范围为自约10秒至约60秒的时间周期。可在N2环境中执行热退火制程。在热退火制程期间可能发生沉积的金属层与S/D区域107的硅之间的硅化反应。
在操作706中，在富含金属的金属硅化物层上沉积富含硅的金属硅化物层。举例而言，如图3至图4及图5A至图5B中所示，可在富含金属的金属硅化物层331上沉积富含硅的金属硅化物层333。沉积富含硅的金属硅化物层333可包括具有如下操作的循环制程：(a)通过硅前驱物执行热处理(亦称作硅前驱物处理制程)；(b)通过金属前驱物执行电浆处理制程(亦称作金属前驱物处理制程)；及(c)重复操作(a)及(b)。在一些实施例中，硅前驱物处理制程可包括使用硅前驱物在范围为自约300℃至约450℃的温度下执行浸泡制程，此硅前驱物包括但不限于硅烷、二硅烷、三硅烷、四硅烷、戊硅烷、氯硅烷、二氯硅烷、三氯硅烷、四氯硅烷、碘硅烷、三溴硅烷、硅酸、四碘硅烷、四溴硅烷、四氟硅烷、三氟氯硅烷、二氯二氟硅烷、三氯氟硅烷或其组合。
在一些实施例中，循环制程可包括(a)在硅前驱物处理制程期间，在第一腔室中使S/D区域107与汽化硅前驱物接触；(b)在金属前驱物处理制程期间，使S/D区域107与汽化金属前驱物接触；及(c)视情况重复操作(a)及(b)直至已形成富含硅的金属硅化物层333的所要厚度为止。在一些实施例中，金属卤化物可包括卤素原子，诸如，F、Cl、Br或其组合。在一些实施例中，金属卤化物可包括金属原子，诸如，Co、Ni、Ti、W、Mo、Ta、Nb、其他难熔金属，或其组合。在一些实施例中，金属卤化物可包括TiCl4、TiF3、TiBr3、TiCl3、TaF5、TaCl5、NbF5及/或NbCl5。
在一些实施例中，可执行硅前驱物处理制程(操作(a))历时范围为自约0.5秒至约10秒(例如，约1秒、约3秒、约8秒或约10秒)的时间周期。在一些实施例中，可执行金属前驱物处理制程(操作(b))历时范围为自约30秒至约90秒(例如，约30秒、约60秒或约90秒)的时间周期。
在一些实施例中，金属前驱物处理制程可包括在CVD制程中使用金属前驱物气体(例如，TiCl4)及H2电浆气体来沉积含金属层(例如，含钛层)。可在与沉积富含金属的金属硅化物层331相同的CVD腔室中执行金属前驱物处理制程。在一些实施例中，在金属前驱物处理制程期间，金属前驱物的流动速率范围可为自约10mgm至约100mgm。金属前驱物处理制程期间的压力及温度可分别维持在自约1托至约50托以及自约300℃至约450℃的范围中。硅前驱物处理制程期间的压力及温度可分别维持在自约1托至约50托以及自约300℃至约450℃的范围中。在一些实施例中，可重复循环制程的操作(a)及(b)达约100个循环、约50个循环、约20个循环、约10个循环、约5个循环、2个循环或1个循环，直至可形成富含硅的金属硅化物层333的所要厚度为止。
参考图7，在操作708中，在富含硅的金属硅化物层上形成S/D接触插塞。举例而言，如图3至图4及图5A至图5B中所示，可在富含硅的金属硅化物层333上沉积S/D接触插塞234。举例而言，可使用PVD、CVD或ALD执行S/D接触插塞234的材料的沉积。在一些实施例中，S/D接触插塞234可包括导电材料，诸如，W、Ru、Co、Ni、Mo、Cu、Al、Rh、Tr或金属合金。在一些实施例中，S/D接触插塞234可具有在自约15nm至约25nm的范围中的平均水平尺寸(例如，宽度)，且可具有在自约400nm至约600nm的范围中的平均垂直尺寸(例如，高度)。在一些实施例中，在形成富含金属的金属硅化物层331、富含硅的金属硅化物层333及S/D接触插塞234之前，可在第一及第二层间介电层236及246以及第一及第二蚀刻终止层226及244(在图2中示出)内形成接触开口(未示出)。在一些实施例中，接触开口的形成可包括光微影术及蚀刻。
以上实施例描述了S/D接触结构(例如，S/D接触结构228)及其制作方法。S/D接触结构及方法可减小S/D区域与半导体元件(例如，finFET及MOSFET)的S/D接触结构之间的接触电阻。此些实施例提供沉积的富含硅的金属硅化物层(例如，富含硅的金属硅化物层333)以减小克根达效应以便改良接触件的相稳定性且减小在金属硅化物层的形成期间磊晶S/D区域的硅消耗。接触电阻的此减小及改良是在不增大场效晶体管的临界尺寸(例如，接线宽度)的情况下达成的。以下描述其中一些实施例。
在一些实施方式中，一种形成半导体元件的方法包括在基板上形成源极/漏极区域，在源极/漏极区域上形成蚀刻终止层，在源极/漏极区域上沉积富含金属的金属硅化物层，同时地在富含金属的金属硅化物层上沉积富含硅的金属硅化物层及在蚀刻终止层的侧壁上沉积硅化物内衬，以及在富含硅的金属硅化物层上形成接触插塞。于一些实施例中，形成富含金属的金属硅化物层包括沉积含金属层，以及将含金属层热退火。于一些实施例中形成富含硅的金属硅化物层包括一循环制程，循环制程包括通过硅前驱物执行热处理制程，以及通过金属前驱物执行一电浆处理制程。于一些实施例中，热处理制程在约300℃与约450℃之间的一温度下执行。于一些实施例中，执行热处理制程包括使用硅前驱物执行浸泡制程，硅前驱物具有硅烷、二硅烷、三硅烷、四硅烷、戊硅烷、氯硅烷、二氯硅烷、三氯硅烷、四氯硅烷、碘硅烷、三溴硅烷、硅酸、四碘硅烷、四溴硅烷、四氟硅烷、三氟氯硅烷、二氯二氟硅烷、三氯氟硅烷或其组合。于一些实施例中，方法进一步包括在源极/漏极区域上形成层间介电(ILD)层，以及同时地在富含金属的金属硅化物层上沉积富含硅的金属硅化物层及在层间介电层的侧壁上沉积硅化物内衬。于一些实施例中，沉积富含金属的金属硅化物层包括沉积比富含硅的金属硅化物层薄的富含金属的金属硅化物层。于一些实施例中，沉积富含金属的金属硅化物层包括在源极/漏极区域内沉积富含金属的金属硅化物层，其中沉积富含硅的金属硅化物层包括在源极/漏极区域的顶表面上方沉积富含硅的金属硅化物层。于一些实施例中，形成富含金属的金属硅化物层包括形成具有在约3:1与约1:1之间的金属与硅的原子浓度比率的富含金属的金属硅化物层，以及形成具有在约1:1与约1:2之间的金属与硅的原子浓度比率的富含硅的金属硅化物层。
在一些实施方式中，一种形成半导体元件的方法包括在基板上形成鳍结构，在鳍结构上形成源极/漏极区域，在源极/漏极区域上形成层间介电(ILD)层，在源极/漏极区域上沉积富含金属的金属硅化物层，同时地在富含金属的金属硅化物层上沉积富含硅的金属硅化物层及在层间介电层的侧壁上沉积硅化物内衬，以及在富含硅的金属硅化物层上形成接触插塞。于一些实施例中，方法进一步包括在于鳍结构上形成源极/漏极区域之前，在鳍结构上形成栅极结构。于一些实施例中，形成源极/漏极区域包括在鳍结构上磊晶生长源极/漏极区域。于一些实施例中，沉积富含金属的金属硅化物层包括沉积具有在约3:1与约1:1之间的金属与硅的原子浓度比率的富含金属的金属硅化物层，且沉积富含硅的金属硅化物层包括沉积具有在约1:1与约1:2之间的金属与硅的原子浓度比率的富含硅的金属硅化物层。
在一些实施方式中，一种半导体元件包括在基板上的鳍结构、在鳍结构上的源极/漏极区域、在源极/漏极区域上的富含金属的金属硅化物层、在富含金属的金属硅化物层上的富含硅的金属硅化物层，及在富含硅的金属硅化物层上的接触插塞。于一些实施例中，源极/漏极区域包括磊晶层。于一些实施例中，磊晶层具有至少2.5nm的厚度。于一些实施例中，富含金属的金属硅化物层包括在约3:1与约1:1之间的金属与硅的原子浓度比率。于一些实施例中，富含硅的金属硅化物层包括在约1:1与约1:2之间的金属与硅的原子浓度比率。于一些实施例中，富含金属的金属硅化物层的厚度在约1nm与约3nm之间。于一些实施例中，富含硅的金属硅化物层的厚度在约4nm与约10nm之间。
前述揭示内容概述了若干实施例的特征，使得熟悉此项技术者可较佳地理解本揭示案的态样。熟悉此项技术者应了解，他们可容易地使用本揭示案作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其它制程及结构的基础。熟悉此项技术者亦应认识到，此些等效构造不脱离本揭示案的精神及范畴，且可在不脱离本揭示案的精神及范畴的情况下在本文进行各种改变、代替及替换。

Claims (1)

1.一种形成半导体元件的方法，其特征在于，包括：
在一基板上形成一源极/漏极区域；
在该源极/漏极区域上形成一蚀刻终止层；
在该源极/漏极区域上沉积一富含金属的金属硅化物层；
同时地在该富含金属的金属硅化物层上沉积一富含硅的金属硅化物层及在该蚀刻终止层的侧壁上沉积一硅化物内衬；以及
在该富含硅的金属硅化物层上形成一接触插塞。
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