CN110929420B - Cmos射频开关的仿真方法、装置及通信终端 - Google Patents

Cmos射频开关的仿真方法、装置及通信终端 Download PDF

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Abstract

一种CMOS射频开关的仿真方法、装置及通信终端。所述方法包括：接收第一值；基于所述第一值，获得第一函数的当前值；所述第一函数以所述CMOS射频开关施加的栅极电压值为自变量的函数，且在所述CMOS射频开关处于开态时，所述第一函数的值为第一函数值，在所述CMOS射频开关处于关态时，所述第一函数的值为第二函数值；所述第一函数值小于第二函数值；接收第二值；接收第三值；基于所述第二值及第三值，输出所述CMOS射频开关的关态电容值；基于所述第二值、第三值及所述第一函数的当前值，输出所述CMOS射频开关的开态电阻值。采用上述方案，可以提高基于SOI工艺的CMOS射频开关的仿真速度。

Description

CMOS射频开关的仿真方法、装置及通信终端
技术领域
本发明的实施例涉及CMOS射频开关设计领域，具体涉及一种CMOS射频开关的仿真方法、装置及通信终端。
背景技术
射频开关是现代无线通信系统中一个关键部件，其主要功能是进行收发信道的切换和多通道的选择。
基于绝缘体上硅(Silicon On Insulator，SOI)工艺的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)射频开关，是使用普通CMOS工艺中NMOS晶体管作为射频开关的器件，因其很好地解决了系统集成度和成本之间的平衡问题，在现代无线通信系统中应用较为广泛。
目前，在具体实现基于SOI工艺的CMOS射频开关之前，通常需要对CMOS射频开关进行仿真，来得到相关参数值，并利用所得到的参数值进行后续的仿真，以进一步了解CMOS射频开关的射频性能。最终可以基于射频性能的仿真结果，确定是否需要调整CMOS射频开关中NMOS晶体管的排布方式。
然而，现有对CMOS射频开关进行仿真的方法，虽然可以精确地获取到CMOS射频开关较为全面的参数，但其仿真速度较慢，导致整个CMOS射频开关设计周期较长。
发明内容
本发明解决的技术问题是提高基于SOI工艺的CMOS射频开关的仿真速度。
为解决上述技术问题，本发明实施例提供一种CMOS射频开关的仿真方法，所述CMOS射频开关包括至少一条并联连接的支路，每条支路上包括至少一个NMOS晶体管；所述方法包括：接收第一值，所述第一值表示所述CMOS射频开关施加的栅极电压值；基于所述第一值，获得第一函数的当前值；所述第一函数以所述CMOS射频开关施加的栅极电压值为自变量的函数，且在所述CMOS射频开关处于开态时，所述第一函数的值为第一函数值，在所述CMOS射频开关处于关态时，所述第一函数的值为第二函数值；所述第一函数值小于第二函数值；接收第二值，所述第二值表示所述CMOS射频开关中并联支路的数量；接收第三值，所述第三值表示所述CMOS射频开关中每条支路上串联连接的NMOS晶体管的数量；基于所述第二值及第三值，输出所述CMOS射频开关的关态电容值；基于所述第二值、第三值及所述第一函数的当前值，输出所述CMOS射频开关的开态电阻值。
可选地，所述第一函数为：
F(VG)＝2/(PVG1+1+tanh(VG/PVG2))；
其中，F(VG)表示第一函数，VG为CMOS射频开关施加的栅极电压值；PVG1为第一模型参数值，且PVG1∈(0，0.01]；PVG2为第二模型参数值，且PVG2属于(0，1]；tanh(VG/PVG2)为关于CMOS射频开关施加的栅极电压值VG的双曲正切函数。
可选地，所述第一模型参数值PVG1及第二模型参数值PVG2均是通过实际测试获得。
可选地，所述基于所述第二值及第三值，输出所述CMOS射频开关的关态电容值，包括：
采用以下公式，得到所述CMOS射频开关的关态电容值C(XC1)：
C(XC1)＝CDS1*W/NS；
其中，XC1表示所述CMOS射频开关处于关态时的等效电容；CDS1表示单位宽度晶体管源漏的关态电容；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值。
可选地，所述基于所述第二值、第三值及所述第一函数的当前值，输出所述CMOS射频开关的开态电阻值，包括：
采用以下公式，得到所述CMOS射频开关的开态电阻值R(XR1)：
R(XR1)＝RDS1*NS/W*F(VG)；
其中，所述XR1表示所述CMOS射频开关处于开态时的等效电阻；RDS1表示单位宽度晶体管源漏的开态电阻；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值；F(VG)表示以所述CMOS射频开关施加的栅极电压值VG为自变量的第一函数值。
本发明实施例还提供了一种CMOS射频开关的仿真装置，所述CMOS射频开关包括至少一条并联连接的支路，每条支路上包括至少一个NMOS晶体管；所述仿真装置包括：第一接收单元，适于接收第一值，所述第一值表示所述CMOS射频开关施加的栅极电压值；计算单元，适于基于所述第一值，获得第一函数的当前值；所述第一函数以所述CMOS射频开关施加的栅极电压值为自变量的函数，且在所述CMOS射频开关处于开态时，所述第一函数的值为第一函数值，在所述CMOS射频开关处于关态时，所述第一函数的值为第二函数值；所述第一函数值小于第二函数值；第二接收单元，适于接收第二值，所述第二值表示所述CMOS射频开关中并联支路的数量；第三接收单元，适于接收第三值，所述第三值表示所述CMOS射频开关中每条支路上串联连接的NMOS晶体管的数量；第一输出单元，适于基于所述第二值及第三值，输出所述CMOS射频开关的关态电容值；第二输出单元，适于基于所述第二值、第三值及所述第一函数的当前值，输出所述CMOS射频开关的开态电阻值。
可选地，所述计算单元将以下函数作为所述第一函数：
F(VG)＝2/(PVG1+1+tanh(VG/PVG2))；
其中，F(VG)表示第一函数，VG为CMOS射频开关施加的栅极电压值；PVG1为第一模型参数值，且PVG1∈(0，0.01]；PVG2为第二模型参数值，且PVG2属于(0，1]；tanh(VG/PVG2)为关于CMOS射频开关施加的栅极电压值VG的双曲正切函数。
可选地，所述第一模型参数值PVG1及所述第二模型参数值PVG2均是通过实际测试获得。
可选地，所述第一输出单元采用以下公式，得到所述CMOS射频开关的关态电容值C(XC1)：
C(XC1)＝CDS1*W/NS；
其中，XC1表示所述CMOS射频开关处于关态时的等效电容；CDS1表示单位宽度晶体管源漏的关态电容；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值。
可选地，所述第二输出单元采用以下公式，得到所述CMOS射频开关的开态电阻值R(XR1)：
R(XR1)＝RDS1*NS/W*F(VG)；
其中，所述XR1表示所述CMOS射频开关处于开态时的等效电阻；RDS1表示单位宽度晶体管源漏的开态电阻；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值；F(VG)表示以所述CMOS射频开关施加的栅极电压值VG为自变量的第一函数值。
本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令可被处理器执行，以实现上述任一种所述方法的步骤。
本发明实施例还提供了一种通信终端，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行上述任一种所述方法的步骤。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
采用上述方案，由于仅输出CMOS射频开关的关态电容值和开态电阻值，相对于还输出其它参数值，可以大大简化CMOS射频开关的仿真速度。并且，在利用CMOS射频开关的相关参数进行后续仿真时，同样可以准确地获得仿真结果。
附图说明
图1是一种CMOS射频开关的电路结构示意图；
图2是一种CMOS射频开关的等效电路结构示意图；
图3是本发明实施例中一种CMOS射频开关仿真方法的流程图；
图4是本发明实施例中一种第一函数的曲线示意图；
图5是本发明实施例中一种CMOS射频开关在开态下S21参数的实际测试数据与仿真结果对比图；
图6是本发明实施例中为CMOS射频开关在关态下S21参数的实际测试数据与仿真结果对比图；
图7为本发明实施例中一种CMOS射频开关仿真装置的结构示意图。
具体实施方式
现有对CMOS射频开关进行仿真时，需要将CMOS射频开关中每个CMOS晶体管的等效电路，按照CMOS射频开关中CMOS晶体管的排布方式连接，进而得到由多个CMOS晶体管等效电路构成的CMOS射频开关。对等效后的CMOS射频开关进行仿真，可以获得较为全面的参数，但仿真速度极慢。
经发明人的研究发现，利用CMOS射频开关的仿真结果进行后续仿真或其它处理时，CMOS射频开关的所有参数中，关态电容值和开态电阻值起到主要作用。
基于此，本发明提供了一种CMOS射频开关的仿真方法，由于仅输出CMOS射频开关的关态电容值和开态电阻值，相对于还输出其它参数值，可以大大简化CMOS射频开关的仿真速度。并且，在利用CMOS射频开关的相关参数进行后续仿真时，同样可以准确地获得仿真结果。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
本发明实施例提供了一种CMOS射频开关的仿真方法。在本发明的实施例中，所述CMOS射频开关包括至少一条并联连接的支路，每条支路上包括至少一个NMOS晶体管。
为了便于理解及实施本发明，首先对所述CMOS射频开关进行简要描述。
图1为一种CMOS射频开关的电路结构示意图。参照图1，所述CMOS射频开关1共包括9个NMOS管，分别为M1～M9。其中，M1～M3串联连接，组成第一支路。M4～M6串联连接，组成第二支路。M7～M9串联连接，组成第三支路。所有NMOS管的栅极端均与栅极电压输出端G连接，P1为CMOS射频开关的一输出端，P2为CMOS射频开关的另一输入端。
当所有NMOS管均导通时，所述CMOS射频开关处于关态。当所有NMOS管均断开时，所述CMOS射频开关处于开态。
可以理解的是，在具体实施中，CMOS射频开关也可以采用其它电路结构，但每条支路至少包括一个NMOS管，并联支路的数量至少为一条。
经发明人发现，影响CMOS射频开关性能的主要参数为关态电容值和开态电阻值。所述CMOS射频开关的最优值FOM＝C(XC1)*R(XR1)。其中，C(XC1)表示所述CMOS射频开关的关态电容值，R(XR1)表示所述CMOS射频开关的开态电阻值。
因此，在本发明的实施例中，所述CMOS射频开关1的等效电路如图2所示。
可以理解的是，对于其它电路结构的CMOS射频开关，均可以最终等效为图2中示出的电路结构。
下面基于上述的CMOS射频开关，对所述CMOS射频开关的仿真方法进行详细描述：
参照图3，所述仿真方法可以包括如下步骤：
步骤31，接收第一值，所述第一值表示所述CMOS射频开关施加的栅极电压值。
在所述CMOS射频开关中，所有NMOS晶体管的栅极均与栅极电压输出端连接，均输入相同的栅极电压值VG。
步骤32，基于所述第一值，获得第一函数的当前值。
其中，所述第一函数以所述CMOS射频开关施加的栅极电压值为自变量的函数，且在所述CMOS射频开关处于开态时，所述第一函数的值为第一函数值，在所述CMOS射频开关处于关态时，所述第一函数的值为第二函数值；所述第一函数值大于第二函数值。
如图4所述，横轴表示栅极电压值VG，纵轴为第一函数F(VG)的值。曲线41表示第一函数F(VG)随栅极电压值VG的变化曲线。参照图4，在所述CMOS射频开关处于开态时，所述第一函数F(VG)的值为第一函数值F1，在所述CMOS射频开关处于关态时，所述第一函数F(VG)的值为第二函数值F2；所述第一函数值F1小于第二函数值F2。
由于在CMOS射频开关处于开态时，第一函数F(VG)的值较大，而在CMOS射频开关处于关态时，第一函数F(VG)的值较小，这与CMOS射频开关的变化一致，故后续可以用第一函数的当前值计算CMOS射频开关的开态电阻值。
在本发明的一实施例中，所述第一函数为：
F(VG)＝2/( PVG1+1+tanh(VG/PVG2) )； (1)
其中，F(VG)表示第一函数，VG为CMOS射频开关施加的栅极电压值；PVG1为第一模型参数值，且PVG1∈(0，0.01]；PVG2为第二模型参数值，且PVG2属于(0，1]；tanh(VG/PVG2)为关于CMOS射频开关施加的栅极电压值VG的双曲正切函数。
在具体实施中，第一模型参数值PVG1及第二模型参数值PVG2均可以通过实际测试获得。具体地，本领域技术人员可以对已电路实现的多个CMOS射频开关进行测试，获得F(VG)与VG之间的变化关系，进而确定第一模型参数值PVG1及第二模型参数值PVG2。
可以理解的是，在具体实施中，所述第一函数也可以存在其它表达式，只有其能够在CMOS射频开关处于开态时，处于稳定的较大值，而在CMOS射频开关处于关态时，处于稳定的较小值。
步骤33，接收第二值，所述第二值表示所述CMOS射频开关中并联支路的数量。
在具体实施中，所述CMOS射频开关中可以仅包含一个支路，也可能包含两个或两个以上的支路。
步骤34，接收第三值，所述第三值表示所述CMOS射频开关中每条支路上串联连接的NMOS晶体管的数量。
在具体实施中，所述CMOS射频开关中每条支路上串联连接的NMOS晶体管的数量可以仅有一个，也可以有两个或两个以上。
步骤35，基于所述第二值及第三值，输出所述CMOS射频开关的关态电容值。
在本发明的一实施例中，可以采用以下公式，得到所述CMOS射频开关的关态电容值C(XC1)：
C(XC1)＝ CDS1*W/NS； (2)
其中，XC1表示所述CMOS射频开关处于关态时的等效电容；CDS1表示单位宽度晶体管源漏的关态电容；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值。
在具体实施中，CDS1可以根据实际测试获得，即实际测试得到单位宽度晶体管源漏的关态电容。
步骤36，基于所述第二值、第三值及所述第一函数的当前值，输出所述CMOS射频开关的开态电阻值。
在本发明的一实施例中，可以采用以下公式，得到所述CMOS射频开关的开态电阻值R(XR1)：
R(XR1) ＝ RDS1*NS/W*F(VG)； (3)
其中，所述XR1表示所述CMOS射频开关处于开态时的等效电阻；RDS1表示单位宽度晶体管源漏的开态电阻；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值；F(VG)表示以所述CMOS射频开关施加的栅极电压值VG为自变量的第一函数值。
在具体实施中，步骤31、步骤33及步骤34可以同时执行，也可以顺序执行，具体执行顺序不作限制。步骤35及步骤36，可以同时执行，也可以顺序执行，具体执行顺序不作限制。
利用本发明实施例中的CMOS射频开关的仿真方法，得到关态电容值和开态电阻值后，对CMOS射频开关的射频散射参数(S参数)进行仿真。图5为CMOS射频开关在开态下S21(即插入损耗)参数的实际测试数据与仿真结果对比图。图6为CMOS射频开关在关态下S21(即隔离度)参数的实际测试数据与仿真结果对比图。
图5中的(a)及图6中的(a)为W＝1.0mm，NS＝4时，CMOS射频开关在开态和关态下S21参数的实际测试数据与仿真结果对比图。图5中的(b)及图6中的(b)为W＝2.5mm，NS＝4时，CMOS射频开关在开态和关态下S21参数的实际测试数据与仿真结果对比图。图5中的(c)和图6中的(c)为W＝2.5mm，NS＝8时，CMOS射频开关在开态下S21参数的实际测试数据与仿真结果对比图。
如图5中的(a)至图5中的(c)所示，除图5中的(b)外，CMOS射频开关在开态下S21参数的实际测试数据(即曲线L1)与仿真结果(即曲线L2)基本重合。如图6中的(a)至图6中的(c)所示，CMOS射频开关在关态下S21参数的实际测试数据与仿真结果基本重合。
从图5和图6可以看出，利用本发明实施例中CMOS射频开关仿真方法，所获得的相关参数，在进行后续仿真时，同样可以准确地获得仿真结果。
由上述内容可知，本发明实施例中CMOS射频开关仿真方法，不仅可以简化CMOS射频开关的仿真速度，而且在利用关态电容值和开态电阻值进行后续仿真时，同样可以准确地获得仿真结果。
为了使本领域技术人员更好地理解和实现本发明，以下对上述终端解锁方法所对应的装置进行详细描述。
参照图7，本发明实施例还提供了一种CMOS射频开关的仿真装置70，所述CMOS射频开关包括至少一条并联连接的支路，每条支路上包括至少一个NMOS晶体管。所述CMOS射频开关的仿真装置70可以包括：第一接收单元71，计算单元72，第二接收单元73，第三接收单元74，第一输出单元75及第二输出单元76。其中：
所述第一接收单元71，适于接收第一值，所述第一值表示所述CMOS射频开关施加的栅极电压值；
所述计算单元72，适于基于所述第一值，获得第一函数的当前值；所述第一函数以所述CMOS射频开关施加的栅极电压值为自变量的函数，且在所述CMOS射频开关处于开态时，所述第一函数的值为第一函数值，在所述CMOS射频开关处于关态时，所述第一函数的值为第二函数值；所述第一函数值大于第二函数值；
所述第二接收单元73，适于接收第二值，所述第二值表示所述CMOS射频开关中并联支路的数量；
所述第三接收单元74，适于接收第三值，所述第三值表示所述CMOS射频开关中每条支路上串联连接的NMOS晶体管的数量；
所述第一输出单元75，适于基于所述第二值及第三值，输出所述CMOS射频开关的关态电容值；
所述第二输出单元76，适于基于所述第二值、第三值及所述第一函数的当前值，输出所述CMOS射频开关的开态电阻值。
在本发明的一实施例中，所述计算单元72适于将以下函数作为所述第一函数：
F(VG)＝2/(PVG1+1+tanh(VG/PVG2))；
其中，F(VG)表示第一函数，VG为CMOS射频开关施加的栅极电压值；PVG1为第一模型参数值，且PVG1∈(0，0.01]；PVG2为第二模型参数值，且PVG2属于(0，1]；tanh(VG/PVG2)为关于CMOS射频开关施加的栅极电压值VG的双曲正切函数。
在具体实施中，所述第一模型参数值PVG1及所述第二模型参数值PVG2均是通过实际测试获得。
在本发明的一实施例中，所述第一输出单元75采用以下公式，得到所述CMOS射频开关的关态电容值C(XC1)：
C(XC1)＝CDS1*W/NS；
其中，XC1表示所述CMOS射频开关处于关态时的等效电容；CDS1表示单位宽度晶体管源漏的关态电容；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值。
在本发明的一实施例中，所述第二输出单元76采用以下公式，得到所述CMOS射频开关的开态电阻值R(XR1)：
R(XR1)＝RDS1*NS/W*F(VG)；
其中，所述XR1表示所述CMOS射频开关处于开态时的等效电阻；RDS1表示单位宽度晶体管源漏的开态电阻；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值；F(VG)表示以所述CMOS射频开关施加的栅极电压值VG为自变量的第一函数值。
所述仿真装置70可以设置有键盘、显示器等装置，以便于输入第一值、第二值及第三值。当然，所述仿真装置70也可以支持远程输入，为用户使用提供便利。
本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令可被处理器执行，以实现上述任一种所述方法的步骤。所述存储介质可以包括：ROM、RAM、磁盘或光盘等。
本发明实施例还提供了一种通信终端，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行上述任一种所述方法的步骤。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种CMOS射频开关的仿真方法，所述CMOS射频开关包括至少一条并联连接的支路，每条支路上包括至少一个NMOS晶体管；其特征在于，包括：
接收第一值，所述第一值表示所述CMOS射频开关施加的栅极电压值；
基于所述第一值，获得第一函数的当前值；所述第一函数是以所述CMOS射频开关施加的栅极电压值为自变量的函数，且在所述CMOS射频开关处于开态时，所述第一函数的值为第一函数值，在所述CMOS射频开关处于关态时，所述第一函数的值为第二函数值；所述第一函数值小于第二函数值；
接收第二值，所述第二值表示所述CMOS射频开关中并联支路的数量；
接收第三值，所述第三值表示所述CMOS射频开关中每条支路上串联连接的NMOS晶体管的数量；
基于所述第二值及第三值，输出所述CMOS射频开关的关态电容值；
基于所述第二值、第三值及所述第一函数的当前值，输出所述CMOS射频开关的开态电阻值；
所述第一函数为：F(VG)＝2/(PVG1+1+tanh(VG/PVG2))；
其中，F(VG)表示第一函数，VG为CMOS射频开关施加的栅极电压值；PVG1为第一模型参数值，且PVG1∈(0，0.01]；PVG2为第二模型参数值，且PVG2属于(0，1]；tanh(VG/PVG2)为关于CMOS射频开关施加的栅极电压值VG的双曲正切函数。
2.如权利要求1所述的CMOS射频开关的仿真方法，其特征在于，所述第一模型参数值PVG1及第二模型参数值PVG2均是通过实际测试获得。
3.如权利要求1所述的CMOS射频开关的仿真方法，其特征在于，所述基于所述第二值及第三值，输出所述CMOS射频开关的关态电容值，包括：
采用以下公式，得到所述CMOS射频开关的关态电容值C(XC1)：
C(XC1)＝CDS1*W/NS；
其中，XC1表示所述CMOS射频开关处于关态时的等效电容；CDS1表示单位宽度晶体管源漏的关态电容；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值。
4.如权利要求1所述的CMOS射频开关的仿真方法，其特征在于，所述基于所述第二值、第三值及所述第一函数的当前值，输出所述CMOS射频开关的开态电阻值，包括：
采用以下公式，得到所述CMOS射频开关的开态电阻值R(XR1)：
R(XR1)＝RDS1*NS/W*F(VG)；
其中，所述XR1表示所述CMOS射频开关处于开态时的等效电阻；RDS1表示单位宽度晶体管源漏的开态电阻；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值；F(VG)表示以所述CMOS射频开关施加的栅极电压值VG为自变量的第一函数值。
5.一种CMOS射频开关的仿真装置，所述CMOS射频开关包括至少一条并联连接的支路，每条支路上包括至少一个NMOS晶体管；其特征在于，包括：
第一接收单元，适于接收第一值，所述第一值表示所述CMOS射频开关施加的栅极电压值；
计算单元，适于基于所述第一值，获得第一函数的当前值；所述第一函数是以所述CMOS射频开关施加的栅极电压值为自变量的函数，且在所述CMOS射频开关处于开态时，所述第一函数的值为第一函数值，在所述CMOS射频开关处于关态时，所述第一函数的值为第二函数值；所述第一函数值小于第二函数值；
第二接收单元，适于接收第二值，所述第二值表示所述CMOS射频开关中并联支路的数量；
第三接收单元，适于接收第三值，所述第三值表示所述CMOS射频开关中每条支路上串联连接的NMOS晶体管的数量；
第一输出单元，适于基于所述第二值及第三值，输出所述CMOS射频开关的关态电容值；
第二输出单元，适于基于所述第二值、第三值及所述第一函数的当前值，输出所述CMOS射频开关的开态电阻值；
所述计算单元将以下函数作为所述第一函数：F(VG)＝2/(PVG1+1+tanh(VG/PVG2))；
其中，F(VG)表示第一函数，VG为CMOS射频开关施加的栅极电压值；PVG1为第一模型参数值，且PVG1∈(0，0.01]；PVG2为第二模型参数值，且PVG2属于(0，1]；tanh(VG/PVG2)为关于CMOS射频开关施加的栅极电压值VG的双曲正切函数。
6.如权利要求5所述的CMOS射频开关的仿真装置，其特征在于，所述第一模型参数值PVG1及所述第二模型参数值PVG2均是通过实际测试获得。
7.如权利要求5所述的CMOS射频开关的仿真装置，其特征在于，所述第一输出单元采用以下公式，得到所述CMOS射频开关的关态电容值C(XC1)：
C(XC1)＝CDS1*W/NS；
其中，XC1表示所述CMOS射频开关处于关态时的等效电容；CDS1表示单位宽度晶体管源漏的关态电容；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值。
8.如权利要求5所述的CMOS射频开关的仿真装置，其特征在于，所述第二输出单元采用以下公式，得到所述CMOS射频开关的开态电阻值R(XR1)：
R(XR1)＝RDS1*NS/W*F(VG)；
其中，所述XR1表示所述CMOS射频开关处于开态时的等效电阻；RDS1表示单位宽度晶体管源漏的开态电阻；W为每个晶体管的宽度值与第二值的乘积；NS表示所述第三值；F(VG)表示以所述CMOS射频开关施加的栅极电压值VG为自变量的第一函数值。
9.一种计算机可读存储介质，其上存储有计算机指令，其特征在于，所述计算机指令可被处理器执行，以实现权利要求1至4中任一项所述方法的步骤。
10.一种通信终端，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机指令，其特征在于，所述处理器运行所述计算机指令时执行权利要求1至4中任一项所述方法的步骤。
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