CN110875384A - 半导体器件及其制造方法 - Google Patents

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CN110875384A CN201811020172.XA CN201811020172A CN110875384A CN 110875384 A CN110875384 A CN 110875384A CN 201811020172 A CN201811020172 A CN 201811020172A CN 110875384 A CN110875384 A CN 110875384A
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Abstract

本发明提供了一种半导体器件及其制造方法，涉及半导体技术领域。本申请实施例中的半导体器件，通过在传统器件主沟道层的上方设置单个或多个沟道层，这些单个或多个沟道层被栅极结构贯穿，降低对器件的阈值电压和热阻的影响，同时栅极结构能够降低器件的漏电，提升器件的击穿电压。在器件工作时，被栅极结构贯穿的沟道里面的二维电子气会由于遂穿或者其他的物理机制，流向主沟道，从而提升了栅源和栅漏之间主沟道二维电子气的浓度，从而有效地降低了栅源和栅漏之间的电阻，改善了器件跨导的平坦度。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种半导体器件及其制造方法。
背景技术
GaN(氮化镓)半导体器件具有禁带宽度大、电子迁移率高、击穿场强高、耐高温等显著优点，与第一代半导体硅和第二代半导体砷化镓相比，更适合制作高温、高压、高频和大功率的电子器件，具有广阔的应用前景。
AlGaN/GaN HEMT最重要的优势在于适合用于高频，高功率的微波器件中,具有较大的应用前景，这些广泛的应用前景主要是因为随着信号动态范围的增大，对基站电路中功率放大器的线性度要求也越来越高，但是传统AlGaN/GaN HEMT结构的跨导呈现典型的峰值特性，即跨导在高电流下，严重退化，从而导致信号传输失真。部分研究表明：器件栅源、栅漏电阻过大及其高场下非线性上升是限制GaN线性度的主要因素。
发明内容
有鉴于此，本发明提供了一种半导体器件及其制造方法。
本发明提供的技术方案如下：
一种半导体器件，包括：
衬底；
制作于所述衬底一侧的缓冲层；
制作于所述缓冲层远离衬底一侧的第一沟道层；
制作于所述第一沟道层远离所述缓冲层一侧的第一势垒层；
制作于所述第一势垒层远离所述第一沟道层一侧的过渡层；
制作于所述过渡层远离所述第一势垒层一侧的第二沟道层；
制作于所述第二沟道层远离所述过渡层一侧的第二势垒层；
源极、漏极和栅极结构，其中，所述源极和漏极依次贯穿所述第二势垒层、第二沟道层、过渡层和第一势垒层；所述栅极结构依次贯穿所述第二势垒层、第二沟道层和过渡层，所述栅极结构包括电极部分和位于所述电极部分与所述第二势垒层、第二沟道层、过渡层、第一势垒层之间的介质层。
进一步地,所述栅极结构还包括高热导率介质层，所述高热导率介质层位于所述介质层与所述第二势垒层、第二沟道层、过渡层、第一势垒层之间。
进一步地，该半导体器件还包括：
制作于所述第二势垒层远离所述第二沟道层一侧的钝化层。
进一步地，所述第二沟道层为N型重掺杂材料,其掺杂浓度大于1017cm-3。
进一步地，所述第二沟道层、过渡层、第一势垒层为具有超晶格结构的材料。
进一步地，所述超晶格结构的每层的厚度为0.1-10nm。
进一步地，所述第一沟道层、过渡层为氮化镓或包含氮化镓的单层或多层多种材料的组合。
进一步地，所述第一势垒层、第二势垒层为铝镓氮、铟铝氮、铝铟镓氮、氮化铝中一种或多层多种材料的组合。
进一步地，所述介质层为二氧化硅、氮化硅、氮化铝、氧化铝、二氧化铪中的一种或多层多种材料的组合。
进一步地，所述第二沟道层为铝组分变化的铝镓氮，所述第二沟道层中铝组分的原子百分比在远离所述第一沟道层的方向上逐渐减小。
本发明还提供了一种半导体器件的制作方法，包括：
提供一衬底；
在所述衬底一侧制作缓冲层；
在所述缓冲层远离所述衬底一侧制作第一沟道层；
在所述第一沟道层远离所述缓冲层一侧制作第一势垒层；
在所述第一势垒层远离所述第一沟道层一侧制作过渡层；
在所述过渡层远离所述第一势垒层一侧制作第二沟道层；
在所述第二沟道层远离所述过渡层一侧制作第二势垒层；
刻蚀依次贯穿所述第二势垒层、第二沟道层、过渡层和第一势垒层，形成用于制作源极的源极位置和用于制作漏极的漏极位置；
刻蚀依次贯穿所述第二势垒层、第二沟道层和过渡层，形成用于制作栅极结构的栅极位置，所述栅极位置的底部位于所述第一势垒层内；
在所述源极位置和漏极位置分别制作源极和漏极；
在所述栅极位置制作介质层，所述介质层覆盖所述栅极位置的底部和侧壁，在所述栅极位置的介质层中制作电极材料，形成电极部分。
本申请实施例中的半导体器件，通过在传统器件主沟道层的上方设置单个或多个沟道层，这些单个或多个沟道层被栅极结构贯穿，故不会影响器件的阈值电压和器件的热阻，同时栅极结构能够降低器件的漏电，提升器件的击穿电压。在器件工作时，被栅极结构贯穿的沟道里面的二维电子气会由于遂穿或者其他的物理机制，流向主沟道，从而提升了栅源和栅漏之间主沟道二维电子气的浓度，从而有效地降低了栅源和栅漏之间的电阻，提升了器件跨导的平坦度。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种半导体器件的结构示意图。
图2为本发明实施例提供的另一种半导体器件的结构示意图。
图3为本发明实施例提供的一种半导体器件的栅下能带示意图。
图4为本发明实施例提供的一种半导体器件的栅源或栅漏之间能带示意图。
图5为本发明实施例提供的一种半导体器件中第二沟道层、过渡层、第一势垒层采用具有超晶格结构的材料的能带示意图。
图6为本发明实施例提供的一种半导体器件的跨导示意图。
图7至图10为本发明实施例提供的一种半导体器件的制造方法中各步骤的结构示意图。
图标：10-半导体器件；101-衬底；102-缓冲层；103-第一沟道层；104-第一势垒层；105-过渡层；106-第二沟道层；107-第二势垒层；108-源极；181-源极位置；109-漏极；191-漏极位置；110-栅极结构；111-电极部分；112-介质层；113-钝化层；114-栅极位置；115-高热导率介质层。
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
发明人发现，为了克服栅源、栅漏电阻过大及其高场下非线性上升的问题，可以采用双沟道或多沟道结构，但是造成器件阈值电压发生较大变化，而且器件沟道热阻增加，器件输出功率，频率效率退化严重，同时部分专利提出了在源极区域进行再次重掺杂或者降低栅源之间的距离从而可以降低器件的栅源之间的电阻，但是这样导致了器件的击穿电压降低。
有鉴于此，本申请实施例提供了一种半导体器件10，如图1所示，一种半导体器件10包括衬底101、缓冲层102、第一沟道层103、第一势垒层104、过渡层105、第二沟道层106和第二势垒层107。
详细的，衬底101可以是蓝宝石、氮化硅、氮化镓、硅或其它适合生长氮化镓的材料，本申请实施例并不限制衬底101的具体材料形式。
缓冲层102制作于所述衬底101一侧。第一沟道层103制作于所述缓冲层102远离衬底101一侧，第一势垒层104制作于所述第一沟道层103远离所述缓冲层102一侧。第一沟道层103和第一势垒层104可以形成异质结结构，在两者的界面处形成第一二维电子气。
过渡层105制作于所述第一势垒层104远离所述第一沟道层103一侧，第二沟道层106制作于所述过渡层105远离所述第一势垒层104一侧，第二势垒层107制作于所述第二沟道层106远离所述过渡层105一侧。过渡层105和第二势垒层107可以形成异质结结构，在两者的界面处也形成第二二维电子气。
第一沟道层103、过渡层105为氮化镓或包含氮化镓的单层或多层多种材料的组合。
第一势垒层104、第二势垒层107为铝镓氮、铟铝氮、铝铟镓氮、氮化铝中的一种或包含所述材料的多层多种材料的组合。
第二沟道层106可以为N型重掺杂材料，主要掺杂N型材料，掺杂浓度大于1017cm-3。可以降低在第一沟道层103和第一势垒层104界面处形成的主沟道和过渡层105和第二势垒层107界面处形成的次沟道之间的能极差，器件工作时，次沟道的电子可以更加容易的通过遂穿或其他方式跃迁到主沟道中，从而降低器件的栅源和栅漏之间的电阻，提高器件的线性度。所述第二沟道层106还可以为铝组分变化的半导体材料，例如铝镓氮、铟镓氮，所述第二沟道层106中铝组分的原子百分比在远离所述第一沟道层103的方向上逐渐减小。
此外，所述第二沟道层106、过渡层105、第一势垒层104还可以为具有超晶格结构的材料，例如具有超晶格结构的氮化镓或具有超晶格结构的铟镓氮。超晶格结构的氮化镓或者超晶格结构的铟镓氮每层的厚度范围为0.1-10nm。第二沟道层106、过渡层105、第一势垒层104同时具有超晶格结构的材料，可以提高过渡层105和第二势垒层107形成的沟道中电子的遂穿概率，有效地提高栅源和栅漏之间第一沟道层103和第一势垒层104形成的沟道中的电子的浓度，从而有效地降低栅源和栅漏之间的电阻，提升器件跨导的平坦度。如图所示为第二沟道层106、过渡层105、第一势垒层104采用具有超晶格结构的材料的能带示意图。
源极108和漏极109依次贯穿所述第二势垒层107、第二沟道层106、过渡层105和第一势垒层104，即所述源极108和漏极109贯穿第二二维电子气层，且与第一二维电子气层形成连接，例如源极108和漏极109可以与所述第一沟道层103直接接触。源极108和漏极109可以是由铝(Al)、钛(Ti)、金(Au)等一种或多种金属材料制成。
栅极结构110依次贯穿所述第二势垒层107、第二沟道层106和过渡层105，即所述栅极结构110贯穿第二二维电子气层；所述栅极结构110的底部可以位于所述第一势垒层104内。所述栅极结构110包括电极部分111和位于所述电极部分111与所述第二势垒层107、第二沟道层106、过渡层105、第一势垒层104之间的介质层112。栅极结构110中电极部分111可以采用可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。
所述介质层112可以为二氧化硅、氮化硅、氮化铝、氧化铝、二氧化铪中的一种或包含上述材料的多层多种材料的组合。由于介质层112采用绝缘材料，栅极结构110形成了金属-介质层112-半导体结构(Metal-Insulator-Semiconductor，MIS)，这样的结构中，过渡层105和第二势垒层107形成的沟道被栅极结构110所阻断，栅极结构110阻断了过渡层105和第二势垒层107形成的二维电子气的连通，在不会影响器件整体阈值电压的情况下，可以降低器件的漏电，提高器件的击穿电压。
在另一种具体实施方式中，如图2所示，所述介质层112与所述第二势垒层107、第二沟道层106、过渡层105、第一势垒层104之间还制作有高热导率介质层115，该高热导率介质层115可以采用热传导系数较高的材料制作。在制作栅极结构110时，高热导率介质层115可以形成凹槽，介质层112位于该高热导率介质层115形成的凹槽内。介质层112再形成凹槽，电极部分111制作于介质层112形成的凹槽内。通过设置热传导系数更高的高热导率介质层115，增加器件竖直方向上的散热，从而降低提高器件的性能。在另一种具体实施方式中，该半导体器件10还包括制作于所述第二势垒层107远离所述第二沟道层106一侧的钝化层113。钝化层113可以采用二氧化硅、氧化硅等材料，可以实现对半导体器件10表面的钝化，保护半导体器件10。
在本申请实施例中，栅极结构110没有贯穿第一势垒层104，使得栅源和栅漏之间没有被刻蚀，这样就使得本申请实施例中的半导体器件10形成了两个沟道。其中一个沟道为过渡层105和第二势垒层107在两者的界面处形成，另外一个沟道为第一沟道层103和第一势垒层104在两者的界面处形成。在半导体器件10工作时，栅源和栅漏之间不仅存在第一沟道层103和第一势垒层104在两者的界面处形成的主沟道，还存在有过渡层105和第二势垒层107在两者的界面处形成的次沟道，次沟道中的电子会由于遂穿或者其他机制流向主沟道，从而提升栅源和栅漏之间主沟道二维电子气的浓度，从而有效降低栅源和栅漏之间的电阻，提升器件跨导的平坦度。如图所示，本发明实施例提供的半导体器件10的跨导更为平坦。
综上所述，本申请实施例中的半导体器件10，通过在传统器件主沟道层的上方设置单个或多个沟道层，这些单个或多个沟道层被栅极结构110贯穿，故不会影响器件的阈值电压和器件的热阻，同时栅极结构110能够降低器件的漏电，提升器件的击穿电压。在器件工作时，被栅极结构110贯穿的沟道里面的二维电子气会由于遂穿或者其他的物理机制，流向主沟道，从而提升了栅源和栅漏之间主沟道二维电子气的浓度，从而有效地降低了栅源和栅漏之间的电阻，提升了器件跨导的平坦度。
本申请实施例还提供了一种半导体器件10的制作方法，包括以下步骤S101至步骤S111。
步骤S101，提供一衬底101。
步骤S102，在所述衬底101一侧制作缓冲层102。
步骤S103，在所述缓冲层102远离所述衬底101一侧制作第一沟道层103。
步骤S104，在所述第一沟道层103远离所述缓冲层102一侧制作第一势垒层104。
步骤S105，在所述第一势垒层104远离所述第一沟道层103一侧制作过渡层105。
步骤S106，在所述过渡层105远离所述第一势垒层104一侧制作第二沟道层106。
步骤S107，在所述第二沟道层106远离所述过渡层105一侧制作第二势垒层107。
制作上述多层半导体层的步骤可以通过在衬底101上依次沉积不同厚度的不同材料形成。在一种实施方式中，还可以在第二势垒层107的表面制作一层钝化材料，形成钝化层113。
步骤S108，刻蚀依次贯穿所述第二势垒层107、第二沟道层106、过渡层105和第一势垒层104，形成用于制作源极108的源极位置181和用于制作漏极109的漏极位置191。
在制作完成上述多层结构后，可以对衬底101上的多层结构进行刻蚀，刻蚀贯穿所述第二势垒层107、第二沟道层106、过渡层105和第一势垒层104，使得后续制作的源极108和漏极109可以与第一沟道层103相接触。
步骤S109，刻蚀依次贯穿所述第二势垒层107、第二沟道层106和过渡层105，形成用于制作栅极结构110的栅极位置114，所述栅极位置114的底部位于所述第一势垒层104内。
栅极位置114不贯穿第一势垒层104，使得制作的栅极结构110的底部位于第一势垒层104内，
步骤S110，在所述源极位置181和漏极位置191分别制作源极108和漏极109。
步骤S111，在所述栅极位置114制作介质层112，所述介质层112覆盖所述栅极位置114的底部和侧壁，在所述栅极位置114的介质层112中制作栅极。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (11)

1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的缓冲层；
位于所述缓冲层远离衬底一侧的第一沟道层；
位于所述第一沟道层远离所述缓冲层一侧的第一势垒层；
位于所述第一势垒层远离所述第一沟道层一侧的过渡层；
位于所述过渡层远离所述第一势垒层一侧的第二沟道层；
位于所述第二沟道层远离所述过渡层一侧的第二势垒层；
源极、漏极和栅极结构，其中，所述源极和漏极依次贯穿所述第二势垒层、第二沟道层、过渡层和第一势垒层；所述栅极结构依次贯穿所述第二势垒层、第二沟道层和过渡层，所述栅极结构包括电极部分和位于所述电极部分与所述第二势垒层、第二沟道层、过渡层、第一势垒层之间的介质层。
2.根据权利要求1所述的半导体器件，其特征在于，所述栅极结构还包括高热导率介质层，所述高热导率介质层位于所述介质层与所述第二势垒层、第二沟道层、过渡层、第一势垒层之间。
3.根据权利要求1所述的半导体器件，其特征在于，该半导体器件还包括：
位于所述第二势垒层远离所述第二沟道层一侧的钝化层。
4.根据权利要求1所述的半导体器件，其特征在于，所述第二沟道层为N型重掺杂材料，其掺杂浓度大于1017cm-3。
5.根据权利要求1所述的半导体器件，其特征在于，所述第二沟道层、过渡层、第一势垒层为具有超晶格结构的材料。
6.根据权利要求5所述的半导体器件，其特征在于，所述超晶格结构的材料每层的厚度为0.1-10nm。
7.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道层、过渡层为氮化镓或包含氮化镓的单层或多层多种材料的组合。
8.根据权利要求1所述的半导体器件，其特征在于，所述第一势垒层、第二势垒层为铝镓氮、铟铝氮、铝铟镓氮、氮化铝中一种或多层多种材料的组合。
9.根据权利要求1所述的半导体器件，其特征在于，所述介质层为二氧化硅、氮化硅、氮化铝、氧化铝、二氧化铪中的一种或多层多种材料的组合。
10.根据权利要求1所述的半导体器件，其特征在于，所述第二沟道层为铝组分变化的半导体材料，所述第二沟道层中铝组分的原子百分比在远离所述第一沟道层的方向上逐渐减小。
11.一种半导体器件的制作方法，其特征在于，包括：
提供一衬底；
在所述衬底一侧制作缓冲层；
在所述缓冲层远离所述衬底一侧制作第一沟道层；
在所述第一沟道层远离所述缓冲层一侧制作第一势垒层；
在所述第一势垒层远离所述第一沟道层一侧制作过渡层；
在所述过渡层远离所述第一势垒层一侧制作第二沟道层；
在所述第二沟道层远离所述过渡层一侧制作第二势垒层；
刻蚀依次贯穿所述第二势垒层、第二沟道层、过渡层和第一势垒层，形成用于制作源极的源极位置和用于制作漏极的漏极位置；
刻蚀依次贯穿所述第二势垒层、第二沟道层和过渡层，形成用于制作栅极结构的栅极位置，所述栅极位置的底部位于所述第一势垒层内；
在所述源极位置和漏极位置分别制作源极和漏极；
在所述栅极位置制作介质层，所述介质层覆盖所述栅极位置的底部和侧壁，在所述栅极位置的介质层中制作电极材料，形成电极部分。
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* Cited by examiner, † Cited by third party
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CN113644127A (zh) * 2021-06-29 2021-11-12 西安电子科技大学 多沟道槽栅mis结构的高电子迁移率晶体管及制作方法

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