CN110875298A - 半导体装置 - Google Patents

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Abstract

一种半导体装置包含：衬底；第一电极，其经设置为在与所述衬底的表面相交的第一方向上与所述衬底的所述表面分开；第二电极，其在所述第一方向上完全延伸穿过所述衬底且在所述第一方向上在一个端处连接到所述第一电极；第一结构，其覆盖所述第二电极的侧表面；及绝缘膜，其设置于所述第二电极与所述第一结构之间。所述第二电极包含第一原子，且所述第一结构包含第二原子。所述绝缘膜中的所述第二原子的扩散系数小于所述绝缘膜中的所述第一原子的扩散系数。

Description

半导体装置
相关申请案交叉参考
本申请案基于并主张2018年9月4日提出申请的第2018-165063号日本专利申请案的优先权权益，所述日本专利申请案的全部内容以引用方式并入本文中。
技术领域
本文中所描述的实施例一般来说涉及一种半导体装置。
背景技术
半导体装置的高密度整合正在进行中。
发明内容
本文中所描述的实施例提供一种有利地操作的半导体装置。
实施例提供，
一种半导体装置，其包括：
衬底；
第一电极，其经设置为在与所述衬底的表面相交的第一方向上与所述衬底的所述表面分开；
第二电极，其在所述第一方向上完全延伸穿过所述衬底且在所述第一方向上在一个端处连接到所述第一电极；
第一结构，其环绕所述第二电极的侧表面；及
第一绝缘膜，其设置于所述第二电极与所述第一结构之间，
其中所述第二电极包含第一原子且所述第一结构包含第二原子，且
所述第一绝缘膜中的所述第二原子的扩散系数小于所述绝缘膜中的所述第一原子的扩散系数。
此外，实施例提供，
一种半导体装置，其包括：
衬底；
第一电极，其经设置为在与所述衬底的表面相交的第一方向上与所述衬底的所述表面分开；
第二电极，其在所述第一方向上完全延伸穿过所述衬底且在所述第一方向上在一个端处连接到所述第一电极；
第一结构，其环绕所述第二电极的侧表面；
第一绝缘膜，其设置于所述第二电极与所述第一结构之间；
多个第一布线，其在所述第一方向上堆叠；
多个第二绝缘膜，其设置于所述多个第一布线之间；
存储器结构，其在所述第一方向上延伸穿过所述多个第一布线及所述多个第二绝缘膜；及
布线层，其设置于所述存储器结构与所述衬底之间，所述布线层包含所述存储器结构的源极线及所述第一电极，
其中所述第二电极包含第一原子且所述第一结构包含第二原子，且
所述第一绝缘膜中的所述第二原子的扩散系数小于所述绝缘膜中的所述第一原子的扩散系数。
此外，实施例提供，
一种半导体装置，其包括：
衬底；
第一电极，其经设置为在与所述衬底的表面相交的第一方向上与所述衬底的所述表面分开；
第二电极，其在所述第一方向上完全延伸穿过所述衬底且在所述第一方向上在一个端处连接到所述第一电极；
第一结构，其环绕所述第二电极的侧表面；
第一绝缘膜，其设置于所述第二电极与所述第一结构之间；
多个第一布线，其在所述第一方向上堆叠；
多个第二绝缘膜，其设置于所述多个第一布线之间；
存储器结构，其在所述第一方向上延伸穿过所述多个第一布线及所述多个第二绝缘膜；及
布线层，其设置于所述存储器结构与所述衬底之间，所述布线层包含介于所述存储器结构的源极线与所述第一布线的最下部层之间的第二布线且包含所述第一电极，
其中所述第二电极包含第一原子且所述第一结构包含第二原子，且
所述第一绝缘膜中的所述第二原子的扩散系数小于所述绝缘膜中的所述第一原子的扩散系数。
附图说明
图1是根据第一实施例的半导体装置的示意性横截面视图。
图2是半导体装置的存储器芯片的示意性平面图。
图3是存储器芯片MC的示意性横截面视图。
图4是半导体装置的连接部分的示意性平面图。
图5到16及18到20各自是图解说明根据第一实施例的制造半导体装置的方法中的步骤的示意性横截面视图。
图17是展示根据第一实施例的制造半导体装置的方法中的一个步骤的示意性平面图。
图21是根据第二实施例的半导体装置的示意性横截面视图。
具体实施方式
一般来说，根据一个实施例，一种半导体装置包含：衬底；第一电极，其经设置为在与所述衬底的表面相交的第一方向上与所述衬底的所述表面分开；第二电极，其在所述第一方向上完全延伸穿过所述衬底且在所述第一方向上在一个端处连接到所述第一电极；第一结构，其覆盖所述第二电极的侧表面；及绝缘膜，其设置于所述第二电极与所述第一结构之间。所述第二电极包含第一原子，且所述第一结构包含第二原子。所述绝缘膜中的所述第二原子的扩散系数小于所述绝缘膜中的所述第一原子的扩散系数。
接下来，将参考图式详细描述根据实施例的半导体装置。应注意，以下实施例仅仅为实例，且不打算限制本发明的范围。
此外，在此说明书中，参考衬底表达“上面”、“下面”及类似者。举例来说，当与衬底的表面相交的方向经界定为第一方向时，沿着第一方向远离衬底的方向被称为向上方向，且接近衬底的方向被称为向下方向。另外，一个组件经设置为“在衬底上面”的表达意味组件经设置为在第一方向上与衬底分开。此外，另一组件经设置为“在一个组件下面”的表达意味当两个组件在衬底上面时另一组件比一个组件更靠近于衬底。此外，当与第一方向相交的方向经界定为第二方向时，与第二方向相交的表面被称为侧表面或类似者。
[第一实施例]
[配置]
图1是根据第一实施例的半导体装置的示意性横截面视图。为了便于阐释，未在图1中展示一些组件。
根据第一实施例的半导体装置包含安装衬底MS、设置于安装衬底MS上面的支撑衬底SS、堆叠于支撑衬底SS上的多个存储器芯片MC、连接到存储器芯片MC的处理器芯片PC以及用于密封存储器芯片MC及处理器芯片PC的模具M。
多个突出电极PE1设置于安装衬底MS的上表面上。突出电极PE1中的每一者连接到设置于安装衬底MS上的布线(未展示)。多个突出电极PE2还设置于安装衬底MS的下表面上。突出电极PE2用于根据实施例的半导体装置与主计算机或类似者之间的连接。
举例来说，存储器芯片MC为各自包含三维NAND快闪存储器的芯片。存储器芯片MC经由粘合剂或类似者彼此附接。另外，存储器芯片MC各自包含穿透存储器芯片MC的半导体衬底S的电极TSV(共同称为贯穿表面的通孔电极)(参见图3)，且存储器芯片MC经由电极TSV彼此电连接。
处理器芯片PC经由电极TSV电连接到每一存储器芯片MC。举例来说，处理器芯片PC将数据(例如，用户数据、逻辑地址数据及外部命令数据)传输到主计算机且从所述主计算机接收所述数据，并且将数据(例如，用户数据、物理地址数据及内部命令数据)传输到存储器芯片MC且从存储器芯片MC接收所述数据。此外，处理器芯片PC执行处理，包含逻辑地址数据及物理地址数据的转换/分配、错误检测/校正及耗损均衡。
接下来，将参考图2及3描述存储器芯片MC的示意性配置。图2是存储器芯片MC的示意性平面图。图3是存储器芯片MC的示意性横截面视图。为了便于阐释，未在图2及3中展示一些组件。
应注意，在图2及3中，展示坐标系X’、Y’及Z’。举例来说，Z’可与图1中的Z或-Z重合或基本上重合。此外，X’可与图1中的X、-X、Y及-Y中的任一者重合或基本上重合。此外，Y’可与图1中的Y、-Y、X及-X中的任一者重合或基本上重合。
如图2中所展示，存储器芯片MC包含存储器单元阵列MA、设置在存储器单元阵列MA周围的外围电路CMOS、用于将电路CMOS电连接到处理器芯片PC(图1中所展示)的连接部分CP、环绕连接部分CP的势垒壁BW以及沿着存储器芯片MC的外边缘延伸且环绕存储器单元阵列MA、电路CMOS、连接部分CP及势垒壁BW的边缘密封件ES。在所图解说明的实例中，四个存储器单元阵列MA布置在X’方向及Y’方向上，且多个连接部分CP设置在存储器单元阵列MA的中心附近。
如图3中所展示，存储器单元阵列MA中的每一者包含在Z’方向上堆叠的多个字线WL及在Z’方向上延伸且穿透所述多个字线WL的多个存储器结构MH。绝缘膜设置于所述多个字线WL之间。举例来说，每一字线WL为钛氮化物(TiN)及钨(W)的布线，且具有在X’方向上延伸的基本上板状形状。举例来说，存储器结构MH具有基本上柱状形状，且包含硅氧化物、硅氮化物(Si3N4)、硅氧化物、多晶硅及类似者的堆叠膜。也就是说，在Z’方向上延伸的硅柱穿透字线WL，因此在交叉部分处形成存储器单元。所述存储器单元具有栅极/硅氧化物/硅氮化物(Si3N4)/硅氧化物/硅的存储器结构。应注意，可适当地改变存储器单元阵列MA的配置。举例来说，字线WL可为例如含有杂质的多晶硅的布线。另外，存储器结构MH可具备(例如)含有杂质的多晶硅而非硅氮化物的浮动栅极。
电路CMOS为包含多个场效晶体管Tr的CMOS(互补MOS)电路。晶体管Tr经由多个布线及触点连接到存储器单元阵列MA。举例来说，电路CMOS包含：操作电压产生电路，其依据透过连接部分CP供应的电力供应器电压产生预定量值的操作电压；及操作电压转移电路，其将所述操作电压供应到存储器单元阵列MA中的每一组件。举例来说，电路CMOS还包含：输入/输出电路，其用于经由连接部分CP从处理器芯片PC接收数据；及寄存器电路，其用于固持所述数据。此外，举例来说，电路CMOS还包含：感测放大器电路，其用于从存储器结构MH读取用户数据或根据所述用户数据将电压施加到存储器结构MH；地址解码电路，其用于解码物理地址数据以控制所述电压转移电路；及序列器电路，其用于解码内部命令数据以控制电路CMOS中的每一组件。
连接部分CP在Z’方向上从底部表面延伸到存储器芯片MC的上表面。连接部分CP经由触点(未展示)或类似者电连接到电路CMOS，且将电力供应器电压、数据及类似输入从处理器芯片PC供应到电路CMOS。应注意，如上文所描述，连接部分CP包含电极TSV。电极TSV为在Z’方向上延伸的基本上柱状电极。电极TSV穿透半导体衬底S，且其下部端在存储器芯片MC的底部表面上暴露。举例来说，电极TSV为(例如)镍(Ni)或铂(Pt)的电极。在下文中，电极TSV中所含有的原子有时可称为“第一原子”。
势垒壁BW阻止电极TSV中所含有的第一原子的扩散。举例来说，势垒壁BW具有基本上多边形管状形状或基本上圆柱形形状，且在X’方向及Y’方向上覆盖连接部分CP的侧表面。势垒壁BW的上部端位于电极TSV上面，使得第一原子的扩散可被势垒壁BW阻止。举例来说，势垒壁BW包含钛氮化物及钨的堆叠膜。在下文中，势垒壁BW中所含有的原子有时可称为“第二原子”。
边缘密封件ES在存储器芯片MC的制造过程中阻止在将晶片切成存储器单元阵列MA或类似者期间产生的物质的扩散。
接下来，将参考图3及4描述存储器芯片MC的布线结构及类似者。图4是沿着线A-A'所截取且在箭头的方向上所观看的图3中所展示的结构的示意性平面图。为了便于阐释，未在图3及4中展示一些组件。
如图3中所展示，存储器芯片MC包含依序设置于半导体衬底S上的半导体衬底S及电极层GC、金属布线层D0、D1及D2、半导体布线层SL、存储器层ML、接触层CH以及金属布线层M0、M1、M2。此外，(例如)硅氧化物的绝缘部分I埋入于这些组件之间。举例来说，绝缘部分I包含设置于电极TSV与势垒壁BW之间的绝缘膜I1。
举例来说，半导体衬底S为含有例如硼(B)的P型杂质的硅衬底。N型阱(未展示)设置于半导体衬底S的表面的一部分上。N型阱含有例如磷(P)的N型杂质。另外，P型阱(未展示)设置于N型阱的一部分上。P型阱含有例如硼(B)的P型杂质。此外，(例如)硅氧化物(SiO2)的绝缘部分STI设置于半导体衬底S的表面上。
电极层GC包含多个电极gc。电极gc中的每一者面对半导体衬底S的表面，且用作晶体管Tr的栅极电极。举例来说，电极gc包含多晶硅、钛氮化物及钨的堆叠膜。
金属布线层D0包含多个布线d0。在Z’方向上延伸的基本上柱状触点cs设置于布线d0中的至少一些布线d0的每一下表面上。触点cs的上部端连接到布线d0的下表面，且触点cs的下部端连接到半导体衬底S的表面或电极gc的上表面。
另外，金属布线层D0包含形成势垒壁BW的一部分的环状部分d01及cs1。环状部分d01及cs1为在从Z’方向观看时的多边形环状或环状部件，且环绕电极TSV的外围表面。环状部分cs1的上表面连接到环状部分d01的下表面，且环状部分cs1的下表面连接到半导体衬底S的表面。
此外，金属布线层D0包含形成边缘密封件ES的一部分的环状部分d02及cs2。环状部分d02及cs2在从Z’方向观看时沿着存储器芯片MC的外边缘在X’方向及Y’方向上延伸。环状部分cs2的上表面连接到环状部分d02的下表面，且环状部分cs2的下表面连接到半导体衬底S的表面。
应注意，举例来说，金属布线层D0中的组件d0、cs、d01、cs1、d02、cs2中的每一者包含钛氮化物及钨的堆叠膜。
金属布线层D1包含多个布线d1、多个触点c1及环状部分d11、c11、d12、c12。这些组件基本上分别以与所述多个布线d0、所述多个触点cs及环状部分d01、cs1、d02、cs2相同的方式来配置。然而，布线d1及触点c1的布置不同于布线d0及触点cs的布置。此外，金属布线层D1设置于金属布线层D0上面，且触点c1、环状部分c11及环状部分c12的下部端分别连接到布线d0、环状部分d01及环状部分d02的上表面。
金属布线层D2包含多个布线d2、多个触点c2及环状部分d21、c21、d22、c22。这些组件基本上分别以与所述多个布线d0、所述多个触点cs及环状部分d01、cs1、d02、cs2相同的方式来配置。然而，布线d2及触点c2的布置不同于布线d0及触点cs的布置。此外，金属布线层D2设置于金属布线层D1上面，且触点c2、环状部分c21及环状部分c22的下部端分别连接到布线d1、环状部分d11及环状部分d12的上表面。
半导体布线层SL包含半导体布线sl1。半导体布线sl1连接到存储器结构MH的下部端，且用作存储器单元阵列MA的源极线。此外，半导体布线层SL包含形成连接部分CP的一部分的半导体电极sl2及靠近于半导体电极sl2的近接部分sl3。半导体电极sl2的下表面连接到电极TSV的上部端。如图4中所展示，半导体电极sl2及近接部分sl3由凹槽sls划分，且半导体电极sl2与近接部分sl3彼此电绝缘。半导体布线sl1、半导体电极sl2及近接部分sl3形成为同一层。应注意，举例来说，这些组件包含含有例如磷及硼的杂质的半导体膜。除此半导体膜或类似者之外，这些组件还可包含钛氮化物及钨的堆叠膜。以此方式，可更有利地阻止第一原子的扩散。
如图3中所展示，存储器层ML包含存储器单元阵列MA。此外，存储器层ML包含多个触点cc及c3。另外，存储器层ML包含形成势垒壁BW的一部分的管状部分c31及形成边缘密封件ES的一部分的管状部分c32。
触点cc为在Z’方向上延伸的基本上柱状触点。触点cc中的一些触点cc的下部端连接到字线WL的上表面以将字线WL电连接到电路CMOS。此外，触点cc中的一些触点cc的下部端连接到半导体电极sl2的上表面以形成连接部分CP的一部分。应注意，如图4中所展示，连接部分CP包含布置在X’方向及Y’方向上的多个触点cc。
如图3中所展示，触点c3为在Z’方向上延伸的基本上柱状触点。触点c3的下部端连接到金属布线层D2中的布线d2或类似者的上表面。
管状部分c31为在Z’方向上延伸的多边形管状或圆柱形构件。举例来说，在图4的实例中，管状部分c31具有八边形管状形状，且环绕半导体电极sl2的外围表面。此外，管状部分c32(图3)沿着存储器芯片MC的外边缘在X’方向及Y’方向上延伸。管状部分c31及c32的下部端分别连接到环状部分d21及d22的上表面。应注意，举例来说，这些组件包含钛氮化物及钨的堆叠膜。
接触层CH包含多个触点ch。触点ch为在Z’方向上延伸的基本上柱状触点。触点ch的下部端分别连接到存储器结构MH及触点cc、c3的上部端。此外，接触层CH包含形成边缘密封件ES的一部分的环状部分ch2。环状部分ch2以与环状部分cs2基本上相同的方式来配置。然而，环状部分ch2设置于环状部分cs2上面，且环状部分ch2的下部端连接到管状部分c32的上表面。应注意，举例来说，这些组件包含钛氮化物及钨的堆叠膜。
金属布线层M0包含多个布线m0、多个触点v0以及环状部分m02及v02。这些组件基本上分别以与所述多个布线d0、所述多个触点cs以及环状部分d02及cs2相同的方式来配置。然而，布线m0及触点v0的布置不同于布线d0及触点cs的布置。举例来说，布线m0中的一些布线m0经由触点ch连接到存储器结构MH，且用作位线BL。此外，金属布线层M0设置于接触层CH上面，且触点v0及环状部分v02的下部端分别连接到触点ch及环状部分ch2的上部端。应注意，举例来说，这些组件包含钛氮化物及钨的堆叠膜。
金属布线层M1包含多个布线m1、多个触点v1以及环状部分m12及v12。这些组件基本上分别以与所述多个布线m0、所述多个触点v0以及环状部分m02及v02相同的方式来配置。然而，布线m1及触点v1的布置不同于布线d0及触点v0的布置。此外，金属布线层M1设置于金属布线层M0上面，且触点v1及环状部分m02的下部端分别连接到布线m0及环状部分m02的上表面。应注意，举例来说，这些组件包含钛氮化物及铜(Cu)的堆叠膜。
金属布线层M2包含多个布线m2、多个触点v2以及环状部分m22及v22。这些组件基本上分别以与所述多个布线m0、所述多个触点v0以及环状部分m02及v02相同的方式来配置。然而，布线m2及触点v2的布置不同于布线m0及触点v0的布置。举例来说，在所图解说明的实例中，布线m2中的每一者在X’方向上延伸。布线m2经由触点(未展示)或类似者连接到电路CMOS。此外，金属布线层M2设置于金属布线层M1上面，且触点v2及环状部分v22的下部端分别连接到布线m1及环状部分m12的上表面。应注意，举例来说，这些组件包含钛氮化物及铝(Al)的堆叠膜。
[制造方法]
接下来，将参考图5到20描述根据实施例的半导体装置的制造方法。为了便于阐释，未在图5到20中展示一些组件。
如图5中所展示，在根据实施例的制造方法中，通过CVD或热氧化处理或类似者在半导体衬底S的表面上形成绝缘部分STI(浅沟槽隔离)。接下来，在半导体衬底S上形成电极层GC。通过例如CVD(化学气相沉积)及RIE(反应离子蚀刻)的方法执行此过程。此外，通过CVD或类似者形成覆盖这些组件的绝缘部分I。
接下来，如图6到8中所展示，形成金属布线层D0。通过使用(举例来说)金属纹饰镶嵌方法来执行此过程。也就是说，如图6中所展示，首先通过例如RIE的方法来在绝缘部分I中形成开口opd0。接下来，如图7中所展示，通过例如CVD的方法形成钛氮化物及钨的堆叠膜d0a。接下来，如图8中所展示，通过例如CMP(化学机械抛光)的方法来移除堆叠膜的一部分以形成金属布线层D0。
接下来，如图9中所展示，形成金属布线层D1及D2。通过使用(举例来说)金属纹饰镶嵌方法来执行此过程。
接下来，如图10中所展示，在金属布线层D2的上表面上形成绝缘部分I、半导体层SLa及绝缘部分I。此外，在其上表面上交替地形成多个牺牲膜WLa及绝缘膜WLb。举例来说，半导体层SLa为含有磷或硼的硅层。举例来说，牺牲膜WLa中的每一者为硅氮化物的牺牲膜。举例来说，绝缘膜WLb中的每一者为硅氧化物的绝缘膜。举例来说，通过CVD来执行此过程。应注意，通过例如RIE的方法来执行半导体层SLa的图案化。
接下来，如图11中所展示，移除牺牲膜WLa及绝缘膜WLb的一部分。通过(举例来说)RIE及湿式蚀刻来执行此过程。此外，通过例如CVD的方法来形成绝缘部分I。
接下来，如图12中所展示，形成存储器结构MH。举例来说，通过例如RIE的方法来形成穿透所述多个牺牲膜WLa及绝缘膜WLb的开口，且通过例如CVD的方法来在开口的内部外围表面上形成硅氧化物、硅氮化物(Si3N4)、硅氧化物、硅或类似者的堆叠膜。
接下来，如图13中所展示，形成字线WL。通过如下操作来执行此过程，举例来说：通过例如RIE的方法来形成用于划分所述多个牺牲膜WLa及绝缘膜WLb的凹槽(未展示)；通过例如穿过凹槽的湿式蚀刻的方法来移除牺牲膜WLa；及通过例如穿过凹槽的CVD的方法来形成钛氮化物及钨的堆叠膜。举例来说，通过CVD将钨膜嵌入于经移除牺牲膜的区域中以形成字线WL。也就是说，由字线WL的导电膜替换牺牲膜。
接下来，如图14到图17中所展示，形成触点cc。通过使用(举例来说)金属纹饰镶嵌方法来形成此方法。也就是说，如图14中所展示，首先通过例如RIE的方法在绝缘部分I中形成开口opcc。接下来，如图15中所展示，通过例如CVD的方法来形成钛氮化物及钨的堆叠膜cca。接下来，如图16中所展示，通过例如CMP的方法来移除堆叠膜cca的一部分以形成触点cc。
应注意，在半导体层SLa连接到静电放电设备100的情况下执行图14到16中所展示的过程。此外，如图17中所展示，在其中将为半导体电极sl2(图4)的部分sl2a连接到将为近接部分sl3(图4)的部分sl3a的状态中执行这些过程。在所图解说明的实例中，经由连接部分sl4a连接这些部分sl2a、sl3a。应注意，在完成此过程之后通过例如RIE的方法移除连接部分sl4a。
接下来，如图18中所展示，形成触点c3、管状部分c31、c32。通过(举例来说)金属纹饰镶嵌方法来执行此方法。
接下来，如图19中所展示，形成接触层CH及金属布线层M0、M1、M2。通过使用(举例来说)金属纹饰镶嵌方法来执行此过程。
接下来，如图20中所展示，从半导体衬底S的底部表面侧形成开口opTSV。开口opTSV为在Z’方向上延伸的贯穿导通孔，且穿透半导体衬底S及绝缘部分I以便暴露半导体电极sl2的下表面。通过例如RIE的方法来形成开口opTSV。
此后，通过电镀过程或类似者来在开口opTSV中形成电极TSV，且此后执行热过程，借此形成参考图3及类似者所描述的配置。
如参考图4及类似者所描述，根据实施例的连接部分CP包含多个触点cc。为了减少连接部分CP的电阻，期望触点cc布置成高密度配置。
在此处，如参考图14所描述，在形成触点cc时，在绝缘部分I中形成多个开口opcc。因此，当触点cc布置成高密度配置时，以相同高密度配置形成开口opcc。
然而，每一开口opcc具有足够大以穿透布置在Z’方向上的所有所述多个字线WL的深度(在Z’方向上的长度)，且有必要执行处理以产生具有高纵横比的开口。当执行此处理时，可在开口opcc的内部外围表面或类似者上沉积大量RIE离子或类似者。另外，由于例如离子的电荷，因此可在金属布线层D2中的组件当中出现电弧，此可导致绝缘部分I的电介质击穿、晶片的损坏或类似者。
因此，在实施例中，如参考图14到17所描述，在形成开口opcc时，将形成为半导体电极sl2的部分sl2a连接到静电放电设备100。因此，可能通过将由于RIE离子而产生的静电电荷放电来阻止如上文所描述的电弧的出现。
在此处，在此实施例中，触点cc连接到半导体电极sl2的上表面，且电极TSV(图3)连接到半导体电极sl2的下表面。因此，电极TSV的上部端的位置位于半导体衬底S的表面上面，且电极TSV的外围表面与绝缘部分I(例如，绝缘膜I1)接触。在此处，例如镍或铂的材料在形成绝缘部分I(例如，绝缘膜I1)及类似者的硅氧化物或类似者中具有比例如钨的材料的扩散系数大的扩散系数。如果例如镍或铂的金属原子经由绝缘部分I扩散到电路CMOS，那么可发生操作失败或类似者。
因此，在实施例中，提供环绕连接部分CP的势垒壁BW。此使得可能阻止电极TSV中所含有的例如镍及铂的金属原子的扩散。因此，可能提供防止电路CMOS中的操作失败的半导体装置。
另外，在实施例中，通过使用势垒壁BW作为防护物，可能减少邻近连接部分CP之间的静电电容。因此，可能提供增加经由连接部分CP进行通信的速度的半导体装置。
将根据图21描述第二实施例。在第二实施例中，停止层膜sp1设置于半导体布线sl1与字线WL的最下部层之间。出于(举例来说)在存储器结构MH的蚀刻过程中阻止条件的目的而提供停止层膜sp1，其中通过过蚀刻而穿透源极线sl1。在形成停止层膜sp1的情形中，同时形成停止层膜sp2(电极TSV连接到其)是方便的。因此，在第二实施例中，电极TSV连接到停止层膜sp2。因此，不同于第一实施例，可省略半导体电极s12。
举例来说，停止层膜sp1、sp2为P型或N型经掺杂多晶硅膜。
[其它实施例]
第一实施例及第二实施例经展示为实例，且可适当地改变上文所描述的相应组件的特定方面及类似者。
举例来说，在第一实施例及第二实施例中，存储器单元阵列MA经图解说明为半导体装置的内部电路的实例。然而，内部电路可为除存储器单元阵列以外的组件，举例来说，算术处理电路。此外，还可适当地改变存储器单元阵列的配置。举例来说，根据第一实施例的存储器单元阵列MA包含三维NAND快闪存储器。然而，举例来说，存储器单元阵列可包含二维NAND快闪存储器或NOR快闪存储器。另外，存储器单元阵列可包含除快闪存储器以外的存储器，例如DRAM、ReRAM、MRAM及PCRAM。
此外，在第一实施例中，电极TSV的上部端连接到半导体布线层SL中的组件(例如，半导体电极sl2)。然而，电极TSV的上部端可连接到除半导体布线层SL以外的布线层中的组件。
此外，在第二实施例中，停止层膜sp1、sp2为N型或P型经掺杂多晶硅膜。然而，其可为展示导电性的任何材料，举例来说，可采用包含金属或金属化合物的材料。材料能够在处理存储器结构MH时用作蚀刻停止层为优选的。
此外，在第一实施例及第二实施例中，镍及铂经图解说明为电极TSV中所含有的第一原子的实例。然而，可适当地改变第一原子。然而，第一原子为具有比第二原子的电阻率低的电阻率的金属原子或类似者为优选的。
另外，在第一实施例及第二实施例中，钛及钨经图解说明为势垒壁BW中所含有的第二原子的实例。然而，可适当地改变第二原子。然而，第二原子在(例如)形成绝缘部分I(例如，绝缘膜I1)的硅氧化物的绝缘膜中具有比第一原子的扩散系数小的扩散系数为优选的。另外，如第一实施例中所图解说明，通过使势垒壁BW中所含有的第二原子以及布线d0、d1、d2及类似者中所含有的原子为相同原子，可能在不增加制造过程数目的情况下形成势垒壁BW。
在第一实施例及第二实施例中，例如镍(Ni)或铂(Pt)的电极用作电极TSV。然而，铜(Cu)可用作电极TSV。此外，钛氮化物及钨的堆叠膜用作势垒壁BW的管状部分c31、边缘密封件ES的管状部分及金属布线层D0、D1、D2。通过在薄钛氮化物膜上形成厚钨膜而形成堆叠膜。可使用钨氮化物及钛的堆叠膜。可使用选自(举例来说)镍(Ni)、铂(Pt)及铜(Cu)中的至少一者的金属原子作为第一原子。可使用选自(举例来说)钨(W)、钛(Ti)、钽(Ta)及铪(Hf)中的至少一者的金属原子作为第二原子。然而，第一原子及第二原子不限于此且可适当地经改变。应注意，可适当地改变绝缘部分I(例如，绝缘膜I1)的材料及类似者。举例来说，绝缘部分I可由含有例如硅氧化物、硅氮化物及硅氮氧化物的硅作为主要组份中的一者且含有氧及氮中的至少一者作为主要组份中的一者的绝缘材料制成。此外，绝缘部分I可含有另一原子。此外，绝缘部分I的材料可为含有另一原子作为主要组份的绝缘材料。
另外，在第一实施例及第二实施例中，连接部分CP及势垒壁BW彼此电绝缘。然而，还可能电连接连接部分CP与势垒壁BW(举例来说)以使用势垒壁BW作为布线的一部分。
虽然已描述特定实施例，但这些实施例仅以实例方式呈现，且并不打算限制本发明的范围。实际上，本文中所描述的新颖实施例可以各种其他形式来体现；此外，可在不背离本发明的精神的情况下对本文中所描述的实施例的形式做出各种省略、替代及改变。打算使随附权利要求书及其等效形式涵盖如将归属于本发明的范围及精神内的此类形式或修改。

Claims (20)

1.一种半导体装置，其包括：
衬底；
第一电极，其经设置为在与所述衬底的表面相交的第一方向上与所述衬底的所述表面分开；
第二电极，其在所述第一方向上完全延伸穿过所述衬底且在所述第一方向上在一个端处连接到所述第一电极；
第一结构，其环绕所述第二电极的侧表面；及
第一绝缘膜，其设置于所述第二电极与所述第一结构之间，
其中所述第二电极包含第一原子且所述第一结构包含第二原子，且
所述第一绝缘膜中的所述第二原子的扩散系数小于所述绝缘膜中的所述第一原子的扩散系数。
2.根据权利要求1所述的半导体装置，其中
所述第一结构环绕所述第一电极的侧表面。
3.根据权利要求1所述的半导体装置，其包括：
多个第一布线，其在所述第一方向上堆叠；
多个第二绝缘膜，其设置于所述多个第一布线之间；
存储器结构，其在所述第一方向上延伸穿过所述多个第一布线及所述多个第二绝缘膜；及
布线层，其设置于所述存储器结构与所述衬底之间，所述布线层包含在所述第一方向上连接到所述存储器结构的一个端的第二布线且包含所述第一电极。
4.根据权利要求3所述的半导体装置，其中所述第二布线为所述存储器结构的源极线。
5.根据权利要求3所述的半导体装置，其中所述第二布线介于所述存储器结构的源极线与所述第一布线的最下部层之间。
6.根据权利要求3所述的半导体装置，其中所述第二布线与所述第一电极同时形成。
7.根据权利要求3所述的半导体装置，其中所述第一布线包含多个场效晶体管。
8.根据权利要求1所述的半导体装置，其包括：
多个触点，其在所述第一方向上比所述第一电极延伸得距所述衬底更远，且在所述第一电极的与所述第二电极相对的侧上在所述第一方向上在所述触点的一个端处连接到所述第一电极。
9.根据权利要求1所述的半导体装置，其包括：
多个第二布线层，其设置于所述衬底与所述第一电极之间，
其中所述多个第二布线层中的每一者包含多个第三布线及所述第一结构的一部分，且
其中所述第三布线及所述第一结构的所述部分包含所述第二原子。
10.根据权利要求1所述的半导体装置，其中所述第一结构具有管状形状。
11.根据权利要求1所述的半导体装置，其中所述第一原子为镍、铂及铜中的至少一者的金属原子。
12.根据权利要求1所述的半导体装置，其中所述第二原子为钨、钛、钽及铪中的至少一者的金属原子。
13.根据权利要求1所述的半导体装置，其中所述第一原子具有比所述第二原子低的电阻率。
14.根据权利要求1所述的半导体装置，其进一步包括：
第二结构，其环绕存储器单元阵列及所述第一结构，其中所述第二结构包含所述第二原子。
15.一种半导体装置，其包括：
衬底；
第一电极，其经设置为在与所述衬底的表面相交的第一方向上与所述衬底的所述表面分开；
第二电极，其在所述第一方向上完全延伸穿过所述衬底且在所述第一方向上在一个端处连接到所述第一电极；
第一结构，其环绕所述第二电极的侧表面；
第一绝缘膜，其设置于所述第二电极与所述第一结构之间；
多个第一布线，其在所述第一方向上堆叠；
多个第二绝缘膜，其设置于所述多个第一布线之间；
存储器结构，其在所述第一方向上延伸穿过所述多个第一布线及所述多个第二绝缘膜；及
布线层，其设置于所述存储器结构与所述衬底之间，所述布线层包含所述存储器结构的源极线及所述第一电极，
其中所述第二电极包含第一原子且所述第一结构包含第二原子，且
所述第一绝缘膜中的所述第二原子的扩散系数小于所述绝缘膜中的所述第一原子的扩散系数。
16.根据权利要求15所述的半导体装置，其中所述第一原子为镍、铂及铜中的至少一者的金属原子。
17.根据权利要求15所述的半导体装置，其中所述第二原子为钨、钛、钽及铪中的至少一者的金属原子。
18.一种半导体装置，其包括：
衬底；
第一电极，其经设置为在与所述衬底的表面相交的第一方向上与所述衬底的所述表面分开；
第二电极，其在所述第一方向上完全延伸穿过所述衬底且在所述第一方向上在一个端处连接到所述第一电极；
第一结构，其环绕所述第二电极的侧表面；
第一绝缘膜，其设置于所述第二电极与所述第一结构之间；
多个第一布线，其在所述第一方向上堆叠；
多个第二绝缘膜，其设置于所述多个第一布线之间；
存储器结构，其在所述第一方向上延伸穿过所述多个第一布线及所述多个第二绝缘膜；及
布线层，其设置于所述存储器结构与所述衬底之间，所述布线层包含介于所述存储器结构的源极线与所述第一布线的最下部层之间的第二布线且包含所述第一电极，
其中所述第二电极包含第一原子且所述第一结构包含第二原子，且
所述第一绝缘膜中的所述第二原子的扩散系数小于所述绝缘膜中的所述第一原子的扩散系数。
19.根据权利要求18所述的半导体装置，其中所述第一原子为镍、铂及铜中的至少一者的金属原子。
20.根据权利要求18所述的半导体装置，其中所述第二原子为钨、钛、钽及铪中的至少一者的金属原子。
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