CN110875176A - 半导体装置的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 180
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 230000008569 process Effects 0.000 claims abstract description 149
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 104
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 80
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 53
- 229910010272 inorganic material Inorganic materials 0.000 claims abstract description 40
- 239000011147 inorganic material Substances 0.000 claims abstract description 40
- 238000000059 patterning Methods 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 32
- 239000011368 organic material Substances 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 61
- 239000002243 precursor Substances 0.000 claims description 58
- 238000000231 atomic layer deposition Methods 0.000 claims description 39
- 230000000873 masking effect Effects 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 239000001301 oxygen Substances 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- VXUYXOFXAQZZMF-UHFFFAOYSA-N titanium(IV) isopropoxide Chemical compound CC(C)O[Ti](OC(C)C)(OC(C)C)OC(C)C VXUYXOFXAQZZMF-UHFFFAOYSA-N 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- -1 carbon metal oxide Chemical class 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 6
- 238000009966 trimming Methods 0.000 claims description 6
- HQWPLXHWEZZGKY-UHFFFAOYSA-N diethylzinc Chemical compound CC[Zn]CC HQWPLXHWEZZGKY-UHFFFAOYSA-N 0.000 claims description 5
- MNWRORMXBIWXCI-UHFFFAOYSA-N tetrakis(dimethylamido)titanium Chemical compound CN(C)[Ti](N(C)C)(N(C)C)N(C)C MNWRORMXBIWXCI-UHFFFAOYSA-N 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- OWKFQWAGPHVFRF-UHFFFAOYSA-N n-(diethylaminosilyl)-n-ethylethanamine Chemical compound CCN(CC)[SiH2]N(CC)CC OWKFQWAGPHVFRF-UHFFFAOYSA-N 0.000 claims description 4
- GIRKRMUMWJFNRI-UHFFFAOYSA-N tris(dimethylamino)silicon Chemical compound CN(C)[Si](N(C)C)N(C)C GIRKRMUMWJFNRI-UHFFFAOYSA-N 0.000 claims description 4
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 3
- DWCMDRNGBIZOQL-UHFFFAOYSA-N dimethylazanide;zirconium(4+) Chemical compound [Zr+4].C[N-]C.C[N-]C.C[N-]C.C[N-]C DWCMDRNGBIZOQL-UHFFFAOYSA-N 0.000 claims description 3
- WHXTVQNIFGXMSB-UHFFFAOYSA-N n-methyl-n-[tris(dimethylamino)stannyl]methanamine Chemical compound CN(C)[Sn](N(C)C)(N(C)C)N(C)C WHXTVQNIFGXMSB-UHFFFAOYSA-N 0.000 claims description 3
- XJDNKRIXUMDJCW-UHFFFAOYSA-J titanium tetrachloride Chemical compound Cl[Ti](Cl)(Cl)Cl XJDNKRIXUMDJCW-UHFFFAOYSA-J 0.000 claims description 3
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- DUNKXUFBGCUVQW-UHFFFAOYSA-J zirconium tetrachloride Chemical compound Cl[Zr](Cl)(Cl)Cl DUNKXUFBGCUVQW-UHFFFAOYSA-J 0.000 claims description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims 1
- 229910000077 silane Inorganic materials 0.000 claims 1
- 125000005271 tributylamino group Chemical group 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 12
- 238000005137 deposition process Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 498
- 239000000758 substrate Substances 0.000 description 23
- 230000003667 anti-reflective effect Effects 0.000 description 12
- 238000004132 cross linking Methods 0.000 description 12
- 238000005240 physical vapour deposition Methods 0.000 description 11
- 239000011295 pitch Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000011156 metal matrix composite Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 239000010408 film Substances 0.000 description 7
- 239000003292 glue Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 230000005855 radiation Effects 0.000 description 6
- 238000000427 thin-film deposition Methods 0.000 description 6
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- CSJDCSCTVDEHRN-UHFFFAOYSA-N methane;molecular oxygen Chemical compound C.O=O CSJDCSCTVDEHRN-UHFFFAOYSA-N 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 239000002905 metal composite material Substances 0.000 description 4
- VYIRVGYSUZPNLF-UHFFFAOYSA-N n-(tert-butylamino)silyl-2-methylpropan-2-amine Chemical compound CC(C)(C)N[SiH2]NC(C)(C)C VYIRVGYSUZPNLF-UHFFFAOYSA-N 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000010504 bond cleavage reaction Methods 0.000 description 3
- 229910002092 carbon dioxide Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000000354 decomposition reaction Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000001105 regulatory effect Effects 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 230000007017 scission Effects 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910007926 ZrCl Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- KGBXLFKZBHKPEV-UHFFFAOYSA-N boric acid Chemical compound OB(O)O KGBXLFKZBHKPEV-UHFFFAOYSA-N 0.000 description 2
- 239000001569 carbon dioxide Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- 229910017107 AlOx Inorganic materials 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 229910006854 SnOx Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- VZPPHXVFMVZRTE-UHFFFAOYSA-N [Kr]F Chemical compound [Kr]F VZPPHXVFMVZRTE-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- AJGDITRVXRPLBY-UHFFFAOYSA-N aluminum indium Chemical compound [Al].[In] AJGDITRVXRPLBY-UHFFFAOYSA-N 0.000 description 1
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007730 finishing process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 150000004679 hydroxides Chemical class 0.000 description 1
- 238000000671 immersion lithography Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052752 metalloid Inorganic materials 0.000 description 1
- 150000002738 metalloids Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000012713 reactive precursor Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- UONOETXJSWQNOL-UHFFFAOYSA-N tungsten carbide Chemical compound [W+]#[C-] UONOETXJSWQNOL-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
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- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
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Abstract
本发明涉及一种半导体装置的形成方法。本发明实施例提供一种图案化制程。对光阻层进行图案化。通过金属氧化物的沉积制程,将至少部分的光阻层从有机材料转化为无机材料。全部或一些的图案化的光阻层可被转化成碳‑金属‑氧化物。可于图案化的光阻层上形成金属氧化物壳。在转化之后,图案化的光阻层作为蚀刻下层的蚀刻遮罩。
Description
技术领域
本发明实施例涉及一种半导体装置的形成方法,且特别关于一种图案化制程。
背景技术
随着半导体装置持续地微缩化,各种制程技术(例如微影)也随之改良用以制造尺寸越来越小的装置。举例来说,随着栅极密度的增加,在装置上各种部件的制程(如上方的内连线部件)也须跟着改良以与整体装置部件的微缩化相容。然而,随着半导体制程的制程宽裕度变小,这些装置的制造已经接近甚至超越微影设备的理论限制。随着半导体装置继续缩小,装置中元件间的间距(例如节距),比使用传统光学遮罩以及微影设备所能制造的节距还要小。
发明内容
本发明实施例提供一种半导体装置的形成方法,其包括图案化光阻层以形成遮罩层,遮罩层包括有机材料;将一部分的遮罩层转化为无机材料;以及利用遮罩层蚀刻第一层。
本发明实施例提供一种半导体装置的形成方法,其包括形成光阻层在目标层上;图案化光阻层以形成一遮罩,遮罩包含有机材料;施加含金属的第一前驱物在遮罩上;以及施加含氧的第二前驱物在遮罩上,其中在施加了第一前驱物和第二前驱物之后,遮罩包括无机材料。
本发明实施例提供一种半导体装置的形成方法,其包括形成图案化后的蚀刻遮罩在目标层上方;将一部分的蚀刻遮罩转化为无机材料;蚀刻目标层,于蚀刻蚀刻遮罩和目标层之间的一或多个膜层时,利用无机材料以保护蚀刻遮罩;以及形成多个导电部件于目标层中。
附图说明
以下将配合附图详述本公开的各面向。应注意的是,依据在业界的标准做法,各种特征并未按照比例绘制且仅用以说明例示。事实上,可能任意地放大或缩小元件的尺寸,以清楚地表现出本公开的特征。
图1是根据一些实施例示出制造半导体装置的中间阶段的剖面示意图。
图2A-2C、图3A-3C、图4A-4C是根据一些实施例示出制造半导体装置的中间阶段的剖面示意图。
图5、图6A-6C、图7A-7C、图8A-8C是根据其他实施例示出制造半导体装置的各种中间阶段的剖面示意图。
图9、图10A-10C、图11A-11C、图12A-12C是根据其他实施例示出制造半导体装置的各种中间阶段的剖面示意图。
图13、图14、图15、图16是根据一些实施例示出制造半导体装置的各种中间阶段的剖面示意图。
图17是根据一些实施例示出制造半导体装置的中间阶段的俯视图。
其中,附图标记说明如下:
100~半导体装置;
102~目标层;
104~半导体基板;
106~抗反射层;
108~硬罩幕层/硬罩幕;
110~介电层;
114~底层;
116~中层;
118~上层/遮罩;
120~三层光阻;
122/122’/124/124’/126/126’/134/140~开口;
128~去残胶制程;
130~修整制程;
142~衬层;
144~导电材料;
216~(改性的)中层;
218~(改性的)上层;
220/320/420~遮罩层/遮罩;
222/322/422~金属氧化物壳/壳/遮罩/碳-金属-氧化物壳;
223/323/423~交联;
224/324/424~遮罩层/遮罩;
224A/324A/424A~内层/外部区域/未转化部分;224B/324B/424B~外层/金属氧化物壳/壳/碳-金属-氧化物壳;
316~中层;
318~(改性的)上层/图案;
P1~节距;
W1/W1’/W2/W2’/W3/W3’/W4/W4’/W5/W5’/W6/W6’~宽度。
具体实施方式
以下内容提供了很多不同的实施例或范例,用于实施本发明实施例的不同部件。组件和配置的具体范例描述如下,以简化本发明实施例。当然,这些仅仅是范例,并非用以限定本发明实施例。举例来说,叙述中若提及第一部件形成于第二部件之上,可能包含第一和第二部件直接接触的实施例,也可能包含额外的部件形成于第一和第二部件之间,使得第一和第二部件不直接接触的实施例。另外,本发明实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的,其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
再者,此处可能使用空间上的相关用语,例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语可用于此,以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含附图示出的方位外,也包含使用或操作中的装置的不同方位。当装置被转至其他方位时(旋转90度或其他方位),则在此所使用的空间相对描述可同样依旋转后的方位来解读。
所述的各种实施例涉及单一图案化制程。然而,各种实施例亦可针对其他图案化制程,例如自对准双重图案化(Self-Aligned Double Patterning,SADP)、自对准四重图案化(Self-Aligned Quadruple Patterning,SAQP)等等。
为了在单一图案化制程中直接获得窄线宽(narrow line width),可以在微影制程中使用极紫外光(extreme ultraviolet,EUV)作为光源。举例来说,极紫外光(EUV)可以提供13.5nm的光源,其通过在极紫外光源腔体中的二氧化碳(CO2)激光蒸发锡液滴,收集由蒸发所产生的散射极紫外光(EUV)光子辐射,聚焦极紫外光(EUV)辐射,将其通过图案投射到固定在半导体装置的平台。然而,在这个制程中面临到的一个课题为光阻塌陷(photoresist cllapse)的可能性。如果光阻层太厚,则图案会塌陷,这会在所欲的图案中产生断裂。为了避免光阻在具有高深宽比(高对宽)的图案开口中塌陷,光阻的厚度应尽可能地薄。然而,薄的光阻会降低蚀刻宽裕度(etching window),造成图案桥接(patternbridge)的风险。相较于使用通过旋转涂布制程所形成的有机牺牲材料的典型微影制程,实施例将全部或部分的有机光阻遮罩转化为无机遮罩,增加蚀刻宽裕度,使得目标层中的缺陷减少。因此,可以以提高产率制造精细节距的半导体结构。
根据一些实施例提供了一种半导体装置和方法。尤其是,执行图案化制程以图案化半导体装置中的线。微影制程用于图案化下方的目标层。下方的目标层可以用于各种目的的膜层。例如,目标层可以是低介电常数(low-k)介电层,其使用遮罩层图案化开口。随后,可以在低介电常数介电层的开口中填入导电材料以定义出内连线。
图1-17是根据各种实施例示出在半导体装置100上的目标层102中,形成部件的中间阶段的剖面示意图。根据本公开的实施例,目标层102是将要形成多个图案的膜层。在一些实施例中,半导体装置100以较大晶圆的一部分被处理。在这样的实施例中,在形成半导体装置100的各种部件(例如主动装置、内连线结构等等)之后,切割制程可适用于晶圆的切割线区域以从晶圆中分离出单独的半导体晶粒(亦称为切割(singulation))。
在一些实施例中,目标层102为金属间介电(inter-metal dielectric,IMD)层。在这样的实施例中,目标层102包括介电常数(k值)低于3.8、或低于约3.0、或低于约2.5的低介电常数介电材料(low-k dielectric material)。在替代实施例中,目标层102是包括具有k值高于3.8的高介电常数介电材料(high-k dielectric material)的金属间介电(IMD)层。以实施例的制程可以在目标层102中图案化开口,并且能以下面所述的方式在开口中形成导线及/或导孔。
在其他实施例中,目标层102为半导体基板。半导体基板可由如硅、硅锗等等的半导体材料形成。在一些实施例中,半导体基板为晶体半导体基板,如晶体硅基板、晶体硅碳基板、晶体硅锗基板、III-V化合物半导体基板等等。以实施例制程图案化半导体基板,且后续制程步骤可用于基板中形成浅沟槽隔离(shallow trench isolation,STI)区域。半导体鳍片可从已形成的浅沟槽隔离(STI)区域之间突出。在半导体鳍片中可以形成源极/漏极区域,并且在鳍片的通道区域上方可以形成栅极介电质和电极层,从而形成如鳍式场效晶体管(fin field effect transistors,finFETs)的半导体装置。
甚至在其他实施例中,目标层102为毯覆式沉积(blanket deposit)的导电层,如金属层或多晶硅层。可以将实施例的图案化制程应用于目标层102,以图案化鳍式场效晶体管的半导体栅极及/或虚置栅极。通过使用实施例制程以图案化导电目标层102,可以减少相邻栅极间的间距并增加栅极密度。
在图1中,在半导体装置100中形成包含目标层102的膜层堆叠。在一些实施例中,可以在半导体基板104上形成目标层102。半导体基板104可以由半导体材料如掺杂或未掺杂的硅、或绝缘体上半导体(semiconductor-on-insulator,SOI)基板的主动层形成。半导体基板104可包含其他半导体材料,如锗;化合物半导体包含碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)及/或锑化铟(InSb);合金半导体包含硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)及/或磷砷化铟镓(GaInAsP)或其组合。也可以使用其他基板,如多层基板或梯度基板。可以在半导体基板104的主动表面中及/或上形成装置(未显示)如晶体管、二极管、电容、电阻等等。在目标层102是用于形成鳍式场效晶体管的半导体基板的其他实施例中,可以省略半导体基板104。
虽然图1描述目标层102与半导体基板104之间有物理接触,但在目标层102和半导体基板104之间可以设置任意数量的中介层(intervening layer)。这些中介层可包含具低介电常数介电质的层间介电层(inter-layer dielectric,ILD),并在其中形成接触插塞,或具有形成于其中的导线及/或导孔的其他的金属间介电(IMD)层,或一或多个中间层(例如蚀刻停止层、粘合层等等),或其组合等等。例如,可选的(optional)蚀刻停止层(未显示)可以直接设置在目标层102之下。蚀刻停止层可作为后续作用在目标层102的蚀刻制程的停止。用于形成蚀刻停止层的材料和制程可取决于目标层102的材料。在一些实施例中,蚀刻停止层可由氮化硅、氮氧化硅(SiON)、碳氮氧化硅(SiCON)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮化硅(SiCxNy)、氧化硅(SiOx)、其他介电质、或其组合等等,并可由等离子体加强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition,PECVD)、低压化学气相沉积(LowPressure Chemical Vapor Deposition,LPCVD)、物理气相沉积(Physical VaporDeposition,PVD)等等形成。
膜层堆叠还包含在目标层102上形成的抗反射层(anti-reflective coating,ARC)106。在图案化光阻层的期间,抗反射层106有助于曝光和聚焦在上方的光阻层(于下文讨论)。在一些实施例中,抗反射层106可由氮氧化硅(SiON)、碳化硅、掺杂氧(O)和氮(N)的材料等等形成。在一些实施例中,抗反射层106基本上不含氮,并且可由氧化物形成。在这样的实施例中,抗反射层106也可称为无氮抗反射层(nitrogen-free ARC,NFARC)。抗反射层106可由等离子体增强化学气相沉积(PECVD)、高密度等离子体(High-Density Plasma,HDP)沉积等等形成。
膜层堆叠还包含在抗反射层106和目标层102上形成的硬罩幕层108。硬罩幕层108可由包含金属(例如氮化钛、钛、氮化钽、钽、掺杂金属的碳化物(如碳化钨)等等)及/或类金属(metalloid)(例如氮化硅、氮化硼、碳化硅等等)的材料形成,并可由物理气相沉积(Physical Vapor Deposition,PVD)、射频物理气相沉积(Radio Frequency PVD,RFPVD)、原子层沉积(Atomic Layer Deposition,ALD)等等形成。在后续的制程步骤中,以实施例图案化制程在硬罩幕层108上形成图案。硬罩幕层108接着用作蚀刻幕罩以蚀刻目标层102,而将硬罩幕层108的图案转移到目标层102上。
膜层堆叠还包含在硬罩幕层108上形成的介电层110。介电层110可以是氧化硅,也可以由硼磷硅酸盐四乙氧基硅烷(borophosphosilicate tetraethylorthosilicate,BPTEOS)或未掺杂的四乙氧基硅烷(tetraethylorthosilicate,TEOS)形成,或由化学气相沉积(CVD)、原子层沉积(ALD)、旋转涂布等等形成。在一些实施例中,介电层110在图案化双层或三层光阻遮罩的底层时作为蚀刻停止层。在包含多个图案化制程的一些实施例中,介电层110作为蚀刻停止层,以图案化在介电层110上的心轴/间隔物层(未显示)中随后形成的心轴及/或间隔物。在一些实施例中,介电层110亦作为抗反射层。
在介电层110上的膜层堆叠上形成三层光阻120。三层光阻120包含底层114、底层114上的中层116和中层116上的上层118。底层114和上层118可由包含有机材料的光阻(如感光材料)形成。在一些实施例中,底层114也可为底部抗反射(bottom anti-reflectivecoating,BARC)层。
中层116可包括无机材料,其可以是氮化物(如氮化硅)、氮氧化物(如氮氧化硅)、氧化物(如氧化硅)或其组合等等。中层116相对于上层118(改良后如下所述)和底层114可具有高蚀刻选择性。三层光阻120的各种膜层可以是依序使用如旋转制程的毯覆式沉积。亦可以使用其他适合的沉积制程,如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)等等。
虽然讨论了三层光阻120,但在其他实施例中,光阻120可以是单层或双层(例如,仅包括底层114和上层118而不包括中层116)光阻。所使用的光阻类型(如单层、双层或三层)可取决于用于图案化目标层102或介电层110上方的心轴/间隔物层的微影制程。
使用微影制程图案化上层118,下文将对此进行更详细的讨论。接着,上层118以实施例制程被转化(如参见图2A-2C、图6A-6C和图10A-10C),并用作图案化中层116的蚀刻遮罩(如参见图3A-3C、图7A-7C和图11A-11C)。中层116后续作为图案化底层114的蚀刻遮罩(如参见图3A-3C、图7A-7C和图11A-11C)。底层114随后用来图案化介电层110(参见图13),介电层110随后用来图案化硬罩幕层108(参见图14),硬罩幕层108随后用来图案化抗反射层106(参见图15)和目标层102(参见图16)。
尽管三层光阻(如三层光阻120)有优于双层光阻或单层光阻之处,实施例制程仍可通过将部分或全部的上层118的光可图案化有机材料转化为无机材料,在精细节距的图案中提供更好的精确度以蚀刻目标层(如目标层102)。
使用任何适当的微影制程图案化上层118以在其中形成开口122。为了在单一图案化制程中直接获得窄线宽,可用极紫外光(EUV)作为微影制程中的光源。以在上层118中图案化开口122作为例子,可以在辐射光束和上层118之间设置光罩(未显示)。上层118可以接着暴露于辐射光束中。在一些实施例中,当光罩遮蔽上层118的区域时,辐射光束可包含辐射源,例如极紫外光(EUV)、紫外线(ultraviolet,UV)或是准分子激光(excimer laser),例如从氪氟化物(KrF)准分子激光的248nm光束、从氩氟化物(ArF)准分子激光中的193nm光束或从F2准分子激光中的157nm光束等等。可以使用浸润式微影系统执行上层118的曝光,以提高分辨率并且减少可实现的最小节距。可执行烘烤和固化操作以硬化上层118,并且可根据所使用的光阻为正光阻或负光阻来使用显影剂,以去除上层118曝光或未曝光的部分。
开口122在俯视图中可以为条状(未显示)。开口122的节距P1可以是仅使用微影制程就可实现的最小节距。例如,在一些实施例中,开口122的节距P1介于大约10nm和100nm之间,例如约20nm。亦可考虑开口122的其他节距P1。开口122的宽度W1介于大约5nm和50nm之间,例如10nm左右,且上层118的分离的剩余部分的宽度W2可介于大约5nm和50nm之间,例如约10nm。亦可考虑W1和W2的其他值。
在图案化上层118之后,可以处理上层118,以将部分或全部的上层118转化为无机材料。或者,换句话说,无机材料可以添加到上层118中。在转化上层118之后,蚀刻宽裕度会增加,且上层118和中层116之间的选择性也会增加。可选地,在将部分或全部的上层118转化为无机材料之前,可以执行去残胶(de-scum)制程(例如参见图5)或修边(trim)制程(例如参见图9)。
图2A至2C是根据制程实施例示出上层118的三种不同形态。图2A示出上层118的一种形态,其中上层118被转化为包括金属氧化物光阻材料的均匀形态的遮罩层220。图2B示出上层118的一种形态,其中在上层118形成金属氧化物壳222并与上层118的光阻材料有均匀交联。图2C示出上层118的一种形态,其中上层118被转化为遮罩层224,前述遮罩层224具有外层224B,其从上层118转化成金属氧化物光阻材料,以及内层224A,其为上层118的未转化部分。
在图2A中,热原子层沉积制程可用于沉积金属基复合材料到上层118的光阻材料上或其中,从而将上层118转化为遮罩层220。光阻中形成的金属复合材料(MeOx)可选自氧化铝(AlOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化锌(ZnOx)、氧化锡(SnOx)、氧化硅(SiOx)或其组合的氧化物变体(oxide variants)。
在热原子层沉积制程中,金属前驱物与有机光阻材料中的碳氧(C=O)键反应以产生包括金属氧化物的键结,产生碳-金属-氧化物(carbon-metal-oxide)无机材料。原子层沉积制程使用交替的前驱物来达到薄膜沉积。如图2A所示,薄膜沉积可以穿透整个上层118。第一前驱物被选用为只和上层118的材料反应,而不与中层116的材料反应。第二前驱物可以与中层116有最小的反应,然而因第一前驱物不与中层116反应,所以不会在中层116的暴露部分(通过开口122)上形成膜层。
第一反应前驱物的候选者包含三甲基铝(trimethylaluminum,TMA,Al(CH3)3)、二乙基锌(diethylzinc,DEZ)、四(二甲胺基)钛(tetrakis(dimethylamino)titanium,TDMAT)、异丙醇钛(titanium isopropoxide,TTIP)、四氯化钛(TiCl4)、双(第三丁基胺基)硅烷(bis(tertiary-butyl-amino)silane,BTBAS)、双(二乙基胺基)硅烷(bis(diethylamino)silane,BDEAS)、三(二甲基胺基)硅烷(tris(dimethylamino)silane,3DMAS)、四(二甲胺基)锆(Zr(NMe2)4)、或四氯化锆(ZrCl4)、或四(二甲胺基)锡(tetrakis-dimethy-amine tin,TDMASn)。亦可使用其他适合的第一反应前驱物。第二反应前驱物的反应气体的候选者包含氧源(oxygen sourse)(例如水(H2O)、氧气(O2)、臭氧(O3)、过氧化氢(H2O2))或其他适合与第一前驱物反应的化合物。
制程温度可以低于约250℃,以促使材料中分子断键(debonding)和再键结(rebonding),并将上层118转化为遮罩220。在一些实施例中,应维持足够低温(例如低于约200℃),以避免上层118的材料分解。可以调控制程温度来得到上层118的期望形态。例如,较高的温度可有助于达到和在图2A中所示相似或接近的上层118的形态。
第一前驱物的制程流速可以介于约100sccm和约3000sccm之间,例如约500sccm。可以调控制程流速来得到上层118的期望形态。例如,较低流速下的第一前驱物可有助于达到和在图2A中所示相似或接近的上层118的形态。第二前驱物的制程流速可以介于约100sccm和约3000sccm之间,例如约500sccm。也可以调控第二前驱物的制程流速,其类似于第一前驱物的制程流速。
第一前驱物的进料时间可以介于约0.05秒和10秒之间,例如约1秒。第二前驱物的进料时间可以介于约0.05秒和10秒之间,例如约1秒。制程压力可以维持在约100mTorr和约10000mTorr之间,例如约1000mTorr。在一些实施例中,可以进行第一前驱物和第二前驱物一些重复脉冲,直到达到期望形态。用于达到如图2A所示的形态的重复脉冲的数量可以介于约1到100之间,例如约10。可以用其他可调控的参数以达到上层118的期望形态。
图2B示出了上层118的一种形态,其中于上层118上形成金属氧化物壳222,且前述金属氧化物壳222与上层118的光阻材料有均匀交联223。热原子层沉积(ALD)制程可用于沉积金属基复合材料到上层118的光阻材料的表面部分中,从而在上层118的光阻材料和金属氧化物之间形成均匀交联223。
类似于上述关于图2A的制程,在热原子层沉积(ALD)制程中,金属前驱物与有机光阻材料中的碳氧(C=O)键反应,以产生包含金属氧化物的键结,得到碳-金属-氧化物无机材料。然而,在图2B的实施例中,碳-金属-氧化物无机材料是在上层118的表面的均匀交联。原子层沉积(ALD)制程使用交替的前驱物来达到薄膜沉积。如图2B所示,薄膜沉积可以穿透上层118的表面以将其表面转化为碳-金属-氧化物无机材料。
制程温度可以低于约250℃,以促使材料中分子断键和再键结,并将上层118转化为遮罩222。在一些实施例中,应维持足够低温(例如低于约200℃),以避免上层118的材料分解。可以调控制程温度来得到上层118的期望形态。
第一前驱物的制程流速可以介于约100sccm和约3000sccm之间,例如约500sccm。可以调控制程流速来得到上层118的期望形态。第二前驱物的制程流速可以介于约100sccm和约3000sccm之间,例如约500sccm。也可以调控第二前驱物的制程流速,其类似于第一前驱物的制程流速。
第一前驱物的进料时间可以介于约0.05秒和10秒之间,例如约1秒。第二前驱物的进料时间可以介于约0.05秒和10秒之间,例如约1秒。制程压力可以维持在约100mTorr和约10000mTorr之间,例如约1000mTorr。在一些实施例中,可以进行第一前驱物和第二前驱物一些重复脉冲,直到达到期望形态。用于达到如图2B所示的形态的重复脉冲的数量可以介于约1到100之间,例如约10。可以用其他可调控的参数以达到上层118的期望形态。
继续原子层沉积(ALD)制程以沉积金属氧化物的薄膜,从而形成金属氧化物壳222。金属氧化物壳222的厚度可以介于约0.1nm和20nm之间,例如约10nm。在金属氧化物壳222和上层118的材料之间的交联,其厚度可以介于约0.1nm和20nm之间,例如约10nm。亦可考虑其他尺寸。金属氧化物壳222的侧壁厚度侵入(encroach)至开口122而形成开口122’。金属氧化物壳222有效地将开口122的宽度从W1缩减到W1’,以及与之相应,图案的有效宽度从W2增加到W2’。在一些实施例中,W1’可以介于约3nm和约48nm之间,例如约8nm,W2’可以介于约7nm和约52nm之间,例如约12nm。亦可考虑其他尺寸。
在一些实施例中,金属氧化物壳222可以形成在上层118的光阻材料上,而不具有均匀交联。换言之,金属壳可以设置在上层118的表面上,而不将任何上层118转化为碳-金属-氧化物无机材料。在其他实施例中,上层118的部分可以以不均匀的方式转化为碳-金属-氧化物无机材料。
在一些实施例中,在壳222和上层118之间的交联均匀性,使得壳222与上层118之间形成梯度,其中形成碳-金属-氧化物无机材料的浓度梯度,其中前述浓度随着深入上层118的表面而逐渐减少。例如,壳222的外接口和交联的深度可以在约0.1nm和20nm,例如约10nm。在壳222的外接口和交联处,碳-金属-氧化物的浓度可以实质上地接近100%。上层118的材料的内接口和交联的深度可以在约0.1nm和20nm之间,例如约10nm。在上层118的内接口和交联处,碳-金属-氧化物的浓度可以实质上地接近0%。在壳222和交联223的外接口以及上层118的材料和交联223的内接口之间大约一半的距离处,碳-金属-氧化物的浓度可以接近50%,而剩余的材料实质上包括上层118的材料。
在一些实施例中,壳222和上层118之间的交联均匀性,使得对于交联223的整个深度,碳-金属-氧化物无机材料的浓度,从交联223和壳222的接口到交联223和上层118的接口之间,基本上地为定值。
图2C示出了上层118进入遮罩层224的一种形态,其中通过转化上层118的表面区域为碳-金属-氧化物无机材料形成金属氧化物壳224B,而上层118的外部区域224A维持不变。形成金属氧化物壳224B的制程与关于图2B中所述的交联223的形成类似。热原子层沉积(ALD)制程可用于沉积金属基复合材料到上层118的光阻材料的表面部分中,从而形成遮罩224的碳-金属-氧化物壳224B从上层118的光阻材料和上层118的剩余未转化部分224A。
类似于上述关于图2A的制程,在热原子层沉积(ALD)制程中,金属前驱物与有机光阻材料中的碳氧(C=O)键反应,以产生包含金属氧化物的键结,得到碳-金属-氧化物无机材料。然而,在图2C所示的实施例中,碳-金属-氧化物无机材料是在上层118的表面处形成,以形成壳224B。原子层沉积(ALD)制程使用交替的前驱物来达到薄膜沉积。如图2C所示,薄膜沉积可以穿透上层118的表面以将其表面转化为碳-金属-氧化物无机材料。碳-金属-氧化物壳224B的厚度可以介于约0.1nm和约20nm之间,例如约10nm。可考虑其他厚度且可基于不同制程环境变化。
制程温度可以低于约250℃,以促使材料中分子断键和再键结,并将上层118转化为遮罩224。在一些实施例中,应维持足够低温(例如低于约200℃),以避免上层118的材料分解。可以调控制程温度来得到上层118的期望形态。
第一前驱物的制程流速可以介于约100sccm和约3000sccm之间,例如约500sccm。可以调控制程流速来得到上层118的期望形态。第二前驱物的制程流速可以介于约100sccm和约3000sccm之间,例如约500sccm。也可以调控第二前驱物的制程流速,其类似于第一前驱物的制程流速。
第一前驱物的进料时间可以介于约0.05秒和10秒之间,例如约1秒。第二前驱物的进料时间可以介于约0.05秒和10秒之间,例如约1秒。制程压力可以维持在约100mTorr和约10000mTorr之间,例如约1000mTorr。在一些实施例中,可以进行第一前驱物和第二前驱物一些重复脉冲,直到达到期望形态。用于达到如图2C所示的形态的重复脉冲的数量可以介于约1到100之间,例如约10。可以用其他可调控的参数以达到上层118的期望形态。
可以使用类似于图2A所述的制程和材料来执行原子层沉积(ALD)制程,这此不再赘述。产生图2C中所示的形态的上层118的不同的所得形态可起因于所使用的光阻材料的不同、所选择的前驱物、如上所述的可调控的制程条件、和其他局部因子,例如在上层118中特定部分处的图案或在制程腔室中制程条件的变化。
在一些实施例中,碳-金属-氧化物壳224B具有碳-金属-氧化物的浓度梯度,其中前述浓度随着深入遮罩224的表面而逐渐减少。例如,在碳-金属-氧化物壳224B的表面处,碳-金属-氧化物的浓度可以实质上地接近100%。在遮罩224的碳-金属-氧化物壳224B和未转化部分224A之间的接口处,在深度介于约10nm和约40nm之间,碳-金属-氧化物的浓度可以实质上地接近0%,例如约20nm。在碳-金属-氧化物壳224B的表面和碳-金属-氧化物壳224B与未转化部分224A的接口之间大约一半距离处,碳-金属-氧化物的浓度可以实质上地接近50%,而剩余的材料实质上包括上层118的材料。
在转化上层118之后,制程实施例可产生的种类如图2A所讨论的遮罩220、如图2B所讨论的具有壳222的上层118,如图2C所讨论的遮罩224、或其组合。实施例使用金属基复合材料来改良上层118的光阻材料的组成,以缩小半导体装置100的临界尺寸(criticaldimension,CD)及/或以提高在改良的上层118(参见图2A-2C)和中层116之间的蚀刻选择性。
在上层118的图案化以及将金属复合材料添加到上层118的转化之后,图3A-3C示出了在蚀刻制程中转化到中层116的后上层118的图案的转移。
图3A示出将遮罩220的图案转移到中层116。图3B示出将金属氧化物壳222的图案转移到中层116。图3C示出将遮罩224的图案转移到中层116。由于蚀刻制程是非等向性的,使得开口122(与图3B一致的实施例则为开口122’)延伸穿过中层116,并在中层116中具有与覆盖层(例如遮罩220、金属氧化物壳222、遮罩224、或其组合)大致相同的尺寸。
在图4A-4C中,执行蚀刻过程,以将中层116的图案转移到底层114,从而延伸开口122(与图4B一致的实施例则为开口122’)穿过底层114。底层114的蚀刻制程是非等向性的,使得中层116中的开口122(或122‘)延伸穿过底层114,并且在底层114中具有与中层116大致相同的尺寸。作为蚀刻底层114的一部分,可以消耗遮罩220、碳-金属-氧化物壳222和上层118、或遮罩224(参见图2A-2C)。在一些实施例中,可在蚀刻底层114之前或之后通过分别的制程(separate process)移除遮罩220、碳-金属-氧化物壳222和上层118、或遮罩224。
参考图5,图5示出了在图案化上层118(如图1所示)之后,在半导体装置100上的可选的去残胶制程(de-scum process)128。去残胶制程128均匀地去除从上层118和中层116暴露部分的少量材料,以产生改性的上层218和改性的中层216。去残胶制程128提供上层118的垂直光阻轮廓(resist profile),并且去除上层118在图案化之后保留在开口122中的残留物。去残胶制程可以使用湿或干蚀刻制程以易于去除上层118和中层116的材料。用于湿式去残胶制程的适合的化学蚀刻剂包含氢氧化四甲铵(TMAH)、硫酸(H2SO4)、氢氧化钾(KOH)、氢氧化硼(BOH)、其他适合的酸或氢氧化物、或其组合。用于干式去残胶制程的适合的制程气体包含氧气、含氟气体、含氯气体、O2基气体或其组合。去残胶制程128可包括一个或多个制程步骤。
由于去残胶制程128,开口122扩大成开口124中。开口124的宽度W3可以在约6nm和约51nm之间,例如约11nm。相应地,图案218的部分在其最窄处的宽度W4可以在约4nm和约49nm之间,例如约9nm。开口124可以延伸到中层216中约1nm至约10nm,例如约5nm。
图6A、图6B和图6C是根据制程实施例示出去残胶制程之后上层118的三种不同形态。图6A示出了上层218的一种形态,其中上层218被转化为包括金属-氧化物-光阻材料的均匀形态的遮罩层320。图6B示出了上层218的一种形态,其中形成了金属氧化物壳322,其与上层218的光阻材料具有均匀交联323。图6C示出了上层218的一种形态,其中上层218被转化为具有外层324B和内层324A的遮罩层324,前述外层324B是从上层218转化为金属-氧化物-光阻材料,前述内层324A是上层218的未转化部分。
在图6A中,可以使用热原子层沉积(ALD)制程沉积金属基复合材料到上层218的光阻材料中,从而将上层218转化为遮罩层320。可以使用类似于上面关于图2A所描述的那些制程和材料,将上层218转化为遮罩层320。
图6B示出了上层218的一种形态,其中形成了金属氧化物壳322,其与上层218的光阻材料具有均匀交联323。热原子层沉积制程可用于沉积金属基复合材料到上层218的光阻材料的表面部分中,从而形成从上层218的光阻材料到金属氧化物壳322的均匀交联323。可以使用类似于上面关于图2B所描述的那些制程和材料,来形成金属氧化物壳322和交联323。金属氧化物壳322的侧壁厚度侵入至开口124中以形成开口124’。金属氧化物壳322有效地将开口122的宽度从W3(参见图5)减小到W3’,并相应地增加了图案的有效宽度从W4(参见图5)到W4’。在一些实施例中,W3’可以在约4nm和约49nm之间,例如约9nm,并且W4’可以在约6nm和约51nm之间,例如约11nm。亦可考虑其他尺寸。
在一些实施例中,金属氧化物壳322可以形成在上层218的光阻材料上,而不具有均匀交联。换言之,金属氧化物壳322可以设置在上层218的表面上,而不将任何上层218转化成碳-金属-氧化物无机材料。在其他实施例中,上层218的部分可以以不均匀的方式转化为碳-金属-氧化物无机材料。
图6C示出了上层218进入遮罩层324的一种形态,其中通过将上层218的表面区域转化为碳-金属-氧化物无机材料而形成金属氧化物壳324B,同时上层218的内部区域324A保持未转化。可以使用热原子层沉积(ALD)制程沉积金属基复合材料到上层218的光阻材料的表面部分中,从而从上层218的光阻材料和上层218的剩余的未转化部分324A形成遮罩324的碳-金属-氧化物壳324B。可以使用类似于上面关于图2C所描述的那些制程和材料,来形成碳-金属-氧化物壳324B。
在转化上层218之后,制程实施例可产生的种类如关于图6A所讨论的遮罩320,如关于图6B所讨论的具有壳322的上层218,如关于图6C所讨论的遮罩324,或其组合。实施例使用金属基复合材料来改良上层218的光阻材料的成分,以缩小半导体装置100的临界尺寸(CD)并提高在改性的上层218(参见图6A-6C)和中层216之间的蚀刻选择性。
在上层118的图案化,去残胶制程128和将金属复合材料添加到上层218的转化之后,图7A、图7B和图7C示出了在蚀刻制程中转化到中层116之后上层118的图案的转移。
图7A示出转移遮罩320的图案到中层216。图7B示出转移金属氧化物壳322的图案到中层216。图7C示出转移遮罩324的图案到中层216。蚀刻制程是非等向性的,使得开口124(与图6B一致的实施例则为开口124’)延伸穿过中层216,并在中层216中具有与覆盖层(例如遮罩320、金属氧化物壳322、遮罩324、或其组合)大致相同的尺寸。
在图8A、图8B和图8C中,执行蚀刻制程,以将中层216的图案转移到底层114,从而延伸开口124(与图8B一致的实施例则为开口124’)穿过底层114。蚀刻制程是非等向性的,使得中层216中的开口124(或124’)延伸穿过底层114,并且在底层114中的开口具有与在中层216中的开口大致相同的尺寸。作为蚀刻底层114的一部分,可以消耗遮罩320、碳-金属-氧化物壳322和上层218、或遮罩324(参见图6A-6C)。在一些实施例中,可在蚀刻底层114之前或之后通过分别的制程去除遮罩320、碳-金属-氧化物壳322和上层218、或遮罩324。
参考图9,图9示出了在图案化上层118(如图1所示)之后,在半导体装置100上可选的修整制程(trimming process)130,以增加上层118中开口122的尺寸,以产生改性的上层318和扩大的开口126。可以执行修整制程130以缩小临界尺寸(CD)并修复侧壁粗糙度。
在一个实施例中,可选的修整制程130是非等向性等离子体蚀刻制程,其中包括O2、CO2、N2O、N2/H2、H2、或其组合等等、或适合修整上层118的任何其他气体的制程气体。修整可以增加开口122的宽度W1到开口126的宽度W5,并且减少开口126之间的上层118的部分的宽度W2到宽度W6。开口126的宽度W5可以在约6nm和约51nm之间,例如约11nm。相应地,图案318的部分在其最窄处的宽度W6可以在约4nm和约49nm之间,例如约9nm。
图10A、图10B和图10C是根据制程实施例示出修整制程之后上层318的三种不同形态。图10A示出了上层318的一种形态,其中上层318被转化为包括金属-氧化物-光阻材料的均匀形态的遮罩层420。图10B示出了上层318的一种形态,其中形成了金属氧化物壳422,其与上层318的光阻材料具有均匀交联423。图10C示出了上层318的一种形态,其中上层318被转化为具有外层424B和内层424A的遮罩层324,前述外层424B是从上层318转化为金属-氧化物-光阻材料,前述内层424A是上层318的未转化部分。
在图10A中,可以使用热原子层沉积(ALD)制程沉积金属基复合材料到上层318的光阻材料中,从而将上层318转化为遮罩层420。可以使用类似于上面关于图2A所描述的那些制程和材料,将上层318转化为遮罩层420。
图10B示出了上层318的一种形态,其中形成了金属氧化物壳422,其与上层318的光阻材料具有均匀交联423。热原子层沉积制程可用于沉积金属基复合材料到上层318的光阻材料的表面部分中,从而形成从上层318的光阻材料到金属氧化物壳422的均匀交联423。可以使用类似于上面关于图2B所描述的那些类似的制程和材料,来形成金属氧化物壳422和交联423。金属氧化物壳422的侧壁厚度侵入至开口126中以形成开口126’。金属氧化物壳422有效地将开口122的宽度从W5(参见图9)减小到W5’,并相应地增加了图案的有效宽度从W6(参见图9)到W6’。在一些实施例中,W5’可以在约4nm和约49nm之间,例如约9nm,并且W6’可以在约6nm和约51nm之间,例如约11nm。亦可考虑其他尺寸。
在一些实施例中,金属氧化物壳422可以形成在上层318的光阻材料上,而不具有均匀交联。换言之,金属氧化物壳422可以设置在上层318的表面上,而不将任何上层318转化成碳-金属-氧化物无机材料。在其他实施例中,上层318的部分可以以不均匀的方式转化为碳-金属-氧化物无机材料。
图10C示出了上层318进入遮罩层424的一种形态,其中通过将上层318的表面区域转化为碳-金属-氧化物无机材料而形成金属氧化物壳424B,同时上层318的内部区域424A保持未转化。可以使用热原子层沉积(ALD)制程沉积金属基复合材料到上层318的光阻材料的表面部分中,从而由上层318的光阻材料和上层318的剩余的未转化部分424A形成遮罩424的碳-金属-氧化物壳424B。可以使用类似于上面关于图2C所描述的那些制程和材料,来形成碳-金属-氧化物壳424B。
在转化上层318之后,制程实施例可产生的种类如关于图10A所讨论的遮罩420,如关于图10B所讨论的具有壳422的遮罩318,如关于图10C所讨论的遮罩424,或其组合。实施例使用金属基复合材料来改良上层318的光阻材料的成分,以缩小半导体装置100的临界尺寸(CD)及/或提高在改性的上层318(参见图10A-10C)和中层116之间的蚀刻选择性。
在上层118的图案化,修整制程130和将金属复合材料添加到上层318的转化之后,图11A、图11B和图11C示出了在蚀刻过程中转化到中层116之后上层318的图案的转移。
图11A示出转移遮罩420的图案到中层116。图11B示出转移金属氧化物壳422的图案到中间层116。图11C示出转移遮罩424的图案到中层116。蚀刻制程是非等向性的,使得开口126(与图10B一致的实施例则为开口124’)延伸穿过中层116,并在中层116中具有与覆盖层(例如遮罩420、金属氧化物壳422、遮罩424、或其组合)大致相同的尺寸。
在图12A、图12B和图12C中,执行蚀刻制程,以将中层116的图案转移到底层114,从而延伸开口126(与图12B一致的实施例则为开口126’)穿过底层114。蚀刻制程是非等向性的,使得中层116中的开口126(或126’)延伸穿过底层114,并且在底层114中具有与在中层216中大致相同的尺寸。作为蚀刻底层114的一部分,可以消耗遮罩420、碳-金属-氧化物壳422、和上层318、或遮罩424(参见图10A-10C)。在一些实施例中,可在蚀刻底层114之前或之后通过分别的制程去除遮罩420、碳-金属-氧化物壳422和上层318、或遮罩424。
图13至图15示出了通过将在覆盖层中的图案转移到下面的膜层,来将后续层继续图案化到目标层102。图16示出了在目标层102中沉积部件。图17是在目标层102中沉积部件之后的俯视图。
在图13中,使用蚀刻制程将底层114的图案转移到介电层110。底层114中的开口134包括开口122或122’(参见图2A-2C)、开口124或124’(参见图6A-6C)、或开口126或126’(参见图10A-10C),其取决于用于处理底层114的实施例。介电层110的蚀刻制程是非等向性的,使得底层114中的开口134延伸穿过介电层110,并且在介电层110中具有与在底层114中大致相同的尺寸。在蚀刻介电层110的期间,消耗中层116,并且可以至少部分地消耗底层114。在实施例中,当蚀刻介电层110时且没有完全消耗底层114的情况下,可以执行灰化制程(ashing process)以去除底层114的剩余残留物。
在图14中,使用介电层110作为蚀刻遮罩来蚀刻硬硬罩幕层108。在一些实施例中,蚀刻硬罩幕层108包括非等向性干蚀刻及/或湿蚀刻。在图案化硬罩幕层108之后,可以执行湿式清洗(wet clean)以去除介电层110的任何剩余部分。
在图15中,使用硬罩幕层108作为蚀刻遮罩,依序蚀刻抗反射层(ARC)106和目标层102,以延伸开口134到目标层102中,以形成开口140。蚀刻目标层102可包括非等向性干蚀刻制程及/或湿蚀刻制程,其依序蚀刻穿过抗反射层(ARC)106到目标层102。在图案化开口134以形成开口140之后,可以执行湿式清洗以去除硬罩幕层108和抗反射层(ARC)106的任何剩余部分。
在目标层102中图案化开口140之后,可以在开口中形成部件。在一实施例中,目标层102是低介电常数介电质,并且图案化的目标层102提供用于内连线结构的金属间介电(IMD)。如图16所示,可以在金属间介电(IMD)层中形成导电部件,如铜线、铜导孔及/或钴插塞。形成导电部件可以包含沿着开口140(参见图15)的侧壁和底表面沉积一个或多个衬层142。衬层142可以包括TiO、TiN、TaO、TaN等等,并且可以为导电部件提供扩散阻挡层、黏合层和/或晶种层。可以使用任何适合的制程沉积衬层,例如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)等等。
在沉积衬层142之后,可以使用例如物理气相沉积(PVD),电镀等等用导电材料144(例如铜)填充开口的剩余部分。可以首先沉积导电材料144以使开口140过度填充(参见图15),并且执行平坦化制程以去除目标层102上的导电材料144的多余部分。因此,可以在目标层102中形成导电部件。
参考图17,其为在目标层102中已经形成部件之后的装置的俯视图。图17是由衬层142围绕导电材料144的图案的局部俯视图。
通过采用本文所讨论的实施例,可以在单一图案化制程中以较少的制造缺陷和较高的产率,可靠地形成间距为30nm或更小的导线。在一些实施例中,可以使用本文所讨论的技术来使用多步骤图案化制程以图案化心轴层(未显示),例如覆盖介电层110,然后将其用于产生用作蚀刻遮罩的心轴,以进一步减少节距。
在目标层102是导电层或半导体层的其他实施例中,可以使用关于图15如上所述的类似制程,在目标层102中图案化硬罩幕层108的反向图案。例如,可以在硬罩幕层108周围沉积另外的硬罩幕(未显示)。然后去除硬罩幕层108,并且使用另外的硬罩幕来图案化目标层102。所得到的图案化的目标层102具有负像图案而不是硬罩幕108的图案。
上述各种实施例提供了图案化制程,其使用有机光阻层到无机光阻层的转化,以在光阻层和后续层之间提供更好的蚀刻选择性。这提供了更平滑的线轮廓,具有更少的线摆动(line wiggle),并且提供了在单一图案化制程中实现窄间隔导电图案的能力,更能防止缺陷,以便还可靠地形成图案化的目标层。因此,可以在目标层中形成精细图案化部件,具有更少的缺陷和较高的产率。
根据本公开的一些实施例,一种半导体装置的形成方法,包括图案化光阻层以形成遮罩层,遮罩层包括有机材料;将一部分的遮罩层转化为无机材料;以及利用遮罩层蚀刻第一层。
在一实施例中,还包括在转化部分的遮罩层之前,执行去残胶制程,去残胶制程去除遮罩层的侧壁部分的材料并且去除第一层所露出部分的材料。在一实施例中,还包括在转化部分的遮罩层之前,执行修边(trim)制程,修边制程去除遮罩层的侧壁表面以及上表面的材料。在一实施例中,其中转化部分的遮罩层包括:通过原子层沉积制程沉积金属氧化物到遮罩层中。
在一实施例中,其中转化部分的遮罩层包括:改变遮罩层以转化遮罩层为碳金属氧化物(carbon-metal-oxide)材料。在一实施例中,其中转化部分的遮罩层包括形成金属氧化物壳在遮罩层上。在一实施例中,还包括在金属氧化物壳和遮罩层的接口形成碳金属氧化物的均匀交联。在一实施例中,其中转化部分的遮罩层包括:形成碳金属氧化物壳在遮罩层的表面。
根据本公开的一些实施例,一种半导体装置的形成方法,包括形成光阻层在目标层上;图案化光阻层以形成一遮罩,遮罩包含有机材料;施加含金属的第一前驱物在遮罩上;以及施加含氧的第二前驱物在遮罩上,其中在施加了第一前驱物和第二前驱物之后,遮罩包括无机材料。
在一实施例中,其中第一前驱物包括三甲基铝(TMA,Al(CH3)3)、二乙基锌(DEZ)、四(二甲胺基)钛(TDMAT)、异丙醇钛(TTIP)、四氯化钛(TiCl4)、双(第三丁基胺基)硅烷(BTBAS)、双(二乙基胺基)硅烷(BDEAS)、三(二甲基胺基)硅烷(3DMAS)、四(二甲胺基)锆(Zr(NMe2)4)、四氯化锆(ZrCl4)、或四(二甲胺基)锡(TDMASn)。在一实施例中,其中第二前驱物包括水(H2O)、氧气(O2)、臭氧(O3)、或过氧化氢(H2O2)。在一实施例中,还包括在施加第一前驱物之前,对遮罩执行去残胶制程。
在一实施例中,还包括在施加第一前驱物之前,对遮罩执行修边制程。在一实施例中,还包括形成金属氧化物壳在遮罩的表面上。在一实施例中,还包括在金属氧化物壳和遮罩的有机部分之间形成交联。在一实施例中,其中在施加第一前驱物和第二前驱物之后,遮罩的表面包括碳金属氧化物。
根据本公开的一些实施例,一种半导体装置的形成方法,包括形成图案化后的蚀刻遮罩在目标层上方;引入无机材料至蚀刻遮罩;蚀刻目标层,于蚀刻蚀刻遮罩和目标层之间的一或多个膜层时,利用无机材料以保护蚀刻遮罩;以及形成多个导电部件于目标层中。
在一实施例中,其中转化部分的蚀刻遮罩包括沉积金属氧化物到蚀刻遮罩中;以及将蚀刻遮罩中的碳-氧(carbon-oxygen)键转化成碳-金属-氧(carbon-metal-oxygen)键。在一实施例中,其中蚀刻遮罩包含无机材料的部分包括整个蚀刻遮罩。在一实施例中,其中蚀刻遮罩包含无机材料的部分包括蚀刻遮罩的表面,其中在无机材料之下的一部分的蚀刻遮罩不具有无机材料。
以上概述数个实施例的部件,以便在本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解,他们能轻易地以本发明实施例为基础,设计或修改其他制程和结构,以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解,此类等效的结构并无悖离本发明的精神与范围,且他们能在不违背本发明的精神和范围下,做各式各样的改变、取代和替换。因此,本发明的保护范围当视后附的权利要求所界定为准。
Claims (10)
1.一种半导体装置的形成方法,包括:
图案化一光阻层以形成一遮罩层,该遮罩层包括一有机材料;
将一部分的该遮罩层转化为一无机材料;以及
利用该遮罩层蚀刻一第一层。
2.如权利要求1所述的半导体装置的形成方法,还包括:
在转化部分的该遮罩层之前,执行一去残胶制程,该去残胶制程去除该遮罩层的侧壁部分的材料并且去除该第一层所露出部分的材料。
3.如权利要求1所述的半导体装置的形成方法,还包括:
在转化部分的该遮罩层之前,执行一修边制程,该修边制程去除该遮罩层的侧壁表面以及上表面的材料。
4.如权利要求1至3中任一项所述的半导体装置的形成方法,其中,转化部分的该遮罩层包括:通过一原子层沉积制程沉积一金属氧化物到该遮罩层中。
5.如权利要求1至3中任一项所述的半导体装置的形成方法,其中,转化部分的该遮罩层包括:改变该遮罩层以转化该遮罩层为一碳金属氧化物材料。
6.如权利要求1至3中任一项所述的半导体装置的形成方法,其中,转化部分的该遮罩层包括:形成一金属氧化物壳在该遮罩层上。
7.一种半导体装置的形成方法,包括:
形成一光阻层在一目标层上;
图案化该光阻层以形成一遮罩,该遮罩包含一有机材料;施加一含金属的第一前驱物在该遮罩上;以及
施加一含氧的第二前驱物在该遮罩上,其中在施加了该第一前驱物和该第二前驱物之后,该遮罩包括一无机材料。
8.如权利要求7所述的半导体装置的形成方法,其中,该第一前驱物包括:
三甲基铝、二乙基锌、四(二甲胺基)钛、异丙醇钛、四氯化钛、双(第三丁基胺基)硅烷、双(二乙基胺基)硅烷、三(二甲基胺基)硅烷、四(二甲胺基)锆、四氯化锆、或四(二甲胺基)锡。
9.如权利要求7或8所述的半导体装置的形成方法,其中,该第二前驱物包括水、氧气、臭氧、或过氧化氢。
10.一种半导体装置的形成方法,包括:
形成一图案化后的蚀刻遮罩在一目标层上方;
引入一无机材料至该蚀刻遮罩;
蚀刻该目标层,于蚀刻该蚀刻遮罩和该目标层之间的一或多个膜层时,利用该无机材料以保护该蚀刻遮罩;以及
形成多个导电部件于该目标层中。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/118,851 US10978301B2 (en) | 2018-08-31 | 2018-08-31 | Morphology of resist mask prior to etching |
US16/118,851 | 2018-08-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110875176A true CN110875176A (zh) | 2020-03-10 |
CN110875176B CN110875176B (zh) | 2023-02-21 |
Family
ID=69639444
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910801097.9A Active CN110875176B (zh) | 2018-08-31 | 2019-08-28 | 半导体装置的形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10978301B2 (zh) |
CN (1) | CN110875176B (zh) |
TW (1) | TWI735934B (zh) |
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Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |