CN110869212B

CN110869212B - 流体管芯

Info

Publication number: CN110869212B
Application number: CN201780093073.1A
Authority: CN
Inventors: S.A.林; E.马丁; V.C.科尔图伊斯; J.M.加纳
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2017-07-12
Filing date: 2017-07-12
Publication date: 2020-12-04
Anticipated expiration: 2037-07-12
Also published as: TWI671212B; JP6862611B2; CN110869212A; TW201917028A; JP2020521659A; EP3600897A4; US11390072B2; EP3600897A1; US20210331465A1; WO2019013772A1

Abstract

流体管芯包括若干致动器，以从该流体管芯喷射流体。该若干致动器形成若干基元。该流体管芯包括处于一列基元内的多个延迟器，以及处理装置，该处理装置控制若干激活脉冲所通过的延迟器。这些激活脉冲激活与这些基元相关联的每个致动器。这些激活脉冲通过这些延迟器中的至少一个而在这些基元之间延迟，以降低该流体管芯的峰值功率需求。

Description

流体管芯

背景技术

流体喷射打印系统包括打印头、将诸如墨之类的流体供应到该打印头的流体供应装置以及控制该打印头的控制器。该打印头可通过多个孔口或喷嘴朝向例如一张纸之类的打印介质喷射流体，以便将该流体打印到打印介质上。这些孔口可被布置成若干阵列，使得当打印头和打印介质相对于彼此移动时，墨从这些孔口的适当顺序的喷射使字符或其他图像打印在打印介质上。

附图说明

附图图示了本文所述原理的各种示例，并且是本说明书的一部分。图示的示例仅为了说明而给出，并且不限制权利要求的范围。

图1是根据本文所述原理的一个示例的流体管芯的框图。

图2是根据本文所述原理的一个示例的包括若干图1的流体管芯的打印装置的框图。

图3是根据本文所述原理的一个示例的基元（primitive）延迟设计的框图。

图4是根据本文所述原理的一个示例的在若干基元的激活期间并且与这些基元的激活比较的流体管芯内的总电流的线图。

图5是根据本文所述原理的一个示例的流体管芯内的基元延迟设计的框图。

图6是根据本文所述原理的另一个示例的流体管芯内的基元延迟设计的框图。

图7是描绘了根据本文所述原理的一个示例的降低至少一个流体喷射装置的峰值功率需求的方法的流程图。

贯穿附图，相同的附图标记标示相似但不一定相同的元件。附图不一定按比例绘制，并且可放大某些部分的尺寸以更清楚地图示所示的示例。此外，附图还提供了与描述一致的示例和/或实施方式；然而，描述并不限于附图中所提供的示例和/或实施方式。

具体实施方式

在一个示例中，通过激活若干流体致动器，打印头可通过喷嘴喷射流体。在一个示例中，这些流体致动器可包括热电阻装置，其快速地加热位于汽化腔室中的少量流体，以使该流体汽化并从喷嘴喷射。在另一个示例中，这些流体致动器可包括位于若干流体腔室中的压电材料，这些压电材料在电场施加于它们时改变它们的形状，以增加流体腔室内的压力，从而从流体腔室中促动流体。为了激活流体致动器，将功率供应给这些流体致动器。被这些流体致动器消耗的功率可等于Vi，其中V为跨这些流体致动器的电压，并且i为通过这些流体致动器的电流。可定位为打印装置的处理电子设备的一部份的电子控制器控制从处于打印头外部的电源供应到流体致动器的功率。

在一种类型的流体喷射打印系统中，打印头从该控制器接收包括若干激活脉冲的激活信号。该控制器通过控制激活信号定时来控制打印头的液滴发生器能量。与激活信号相关的定时包括激活脉冲的宽度以及激活脉冲出现的时间点。该控制器还可通过如下方式来控制液滴发生器能量，即：通过控制电源的电压电平来控制通过流体致动器的电流。

打印头可包括用于从该打印头喷射流体的多个流体致动器，并且这些流体致动器可被一起组合成多个基元。在一个示例中，每个基元中的流体致动器的数量可随基元而变化。在另一个示例中，对于每个基元，流体致动器的数量可以是相同的。

每个流体致动器包括相关联的开关装置，例如场效应晶体管（FET）。在一个示例中，单电源线提供功率给每个FET以及每个基元中的流体致动器。在一个示例中，基元中的每个FET可利用耦接到该FET的栅极的可单独通电的地址引线（address lead）来控制。在另一个示例中，每个地址引线可由多个基元共享。这些地址引线被控制成使得仅一个FET在给定时间接通，使得基元中的至多单个流体致动器具有通过它的电流，从而使对应腔室中的流体在该给定时间喷射流体。在一个示例中，这些基元可在打印头中布置成行和列。在打印头内可存在任何数量的基元列和任何数量的基元行。

基元中的每个流体致动器可被分配地址。在大多数情况下，基于提供给基元的地址，每个基元一次仅一个流体致动器被致动。当激活脉冲被传送到一列基元时，该激活脉冲会在基元或基元群组之间延迟。该延迟降低了峰值电流和电流的最大时间变化率（di/dt），以避免对打印头的功率供应的过度负担，并且提供足够的功率给打印头内的每个致动器。基元延迟还作为一种类型的虚拟基元，其中，其作为未致动或“关闭”的基元，从而导致激活或“打开”的基元的最大数量较少。这使得功率消耗受到限制并且降低了打印头或流体管芯内的峰值电流。使打印头利用基元延迟的一种成本在于，激活脉冲需要较长时间到达基元列的底部并对该列中的所有基元完成激活脉冲。这等同于不能尽可能快地完成打印作业，这是因为直到针对先前的激活事件激活在底部基元中开始，后续或下一激活脉冲都无法在第一或顶部基元处开始。因此，在一些系统中，最大激活频率可能会受限于激活脉冲沿基元列向下传播所需的时间。由于本文陈述的理由，对打印头内的电流提供更多控制的流体管芯可证明在确保该流体管芯内的电流的最大时间变化率（di/dt）的减小方面是有效的。

本文所述的示例提供了一种流体管芯。该流体管芯可包括若干致动器，以从该流体管芯喷射流体。该若干致动器形成若干基元。多个延迟器可被包括在一列基元内。该流体管芯还可包括处理装置，以控制若干激活脉冲所通过的延迟器。这些激活脉冲激活与这些基元相关联的每个致动器。这些激活脉冲通过这些延迟器中的至少一个而在这些基元之间延迟，以降低该流体管芯的峰值功率需求。

该流体管芯还可包括处于该流体管芯上的激活脉冲发生器。在一个示例中，这些致动器可基于由激发脉冲发生器生成的前驱脉冲时间（PCP）、空档时间（DT）和激发脉冲时间（FPT）来驱动。此外，针对激活脉冲的每个边沿的时间被存储在管芯存储器中。该激活脉冲发生器将该PCP、DT和FPT沿该列基元向下发送。在另一个示例中，单个激发脉冲（FP）可沿该列向下发送。然而，在这两个示例中，本文所述的延迟元件对两种类型的脉冲都起相同的作用。

所述激活脉冲所通过的该多个延迟器可基于每个基元内的喷嘴的数量、基元的数量、打印功能、打印需求或它们的组合。所述激活脉冲包括脉冲序列，所述脉冲序列包括若干激活脉冲，其中，这些激活脉冲的总和形成总激活能量。所述激活脉冲通过多个延迟器而在所述基元之间延迟。所述流体管芯还可包括多路复用器，其耦接到每个基元，以选择来自延迟器的若干信号。

本文所述的示例还提供了一种打印装置。该打印装置可包括若干流体管芯。该流体管芯可包括若干致动器，以从该流体管芯喷射流体，其中，该若干致动器形成多个基元。该流体管芯还可包括：处于一列基元内的多个延迟器，这些延迟器被置于每个基元之间；以及处理装置，其控制若干激活脉冲所通过的若干延迟器，这些激活脉冲激活与所述基元相关联的致动器。

该打印装置还可包括多路复用器，其耦接到每个基元，以基于从该处理装置接收到的指令来选择来自这些延迟器的若干信号。从该处理装置接收到的这些指令限定了每个基元之间的时间延迟（temporal delay），以降低该流体管芯的峰值功率需求。所述多路复用器选择来自所述延迟器的多个信号。所述打印装置可包括可编程时钟分频器，其中，所述可编程时钟分频器将来自移位时钟（shift clock）的信号分频（divide），以减慢所述激活脉冲沿所述一列基元向下的传播。所述基元之间的时间延迟可基于每个基元内的致动器的数量、基元的数量、打印功能、打印需求或它们的组合。所述激活脉冲包括脉冲序列，所述脉冲序列包括若干激活脉冲，其中，这些激活脉冲的总和形成总激活能量。

本文所述的示例还提供了一种降低至少一个流体管芯的峰值功率需求的方法。该方法可包括利用处理装置基于从该处理装置接收到的指令来确定流体管芯的基元延迟（primitive delay）。该处理装置可指示流体管芯使用每个基元之间的多个延迟器来延迟针对一列喷嘴基元内的多个致动器的若干激活脉冲。该方法还可包括针对流体管芯的每个喷嘴基元生成激活脉冲，并且通过该激活脉冲基于所述基元延迟来激活若干致动器，该若干致动器耦接到与所述喷嘴基元相关联的若干喷嘴中的每一个。所述方法还可包括通过多个延迟器来延迟每个喷嘴基元之间的激活脉冲。所述方法还可包括利用耦接到所述多个延迟器的多路复用器来选择来自所述多个延迟器的若干信号。

如本说明书和所附权利要求中所使用的，术语“若干”或类似语言意在被广泛地理解为包括1到无穷大的任何正数；零不是数量，而是没有数量。

在下面的描述中，出于解释的目的，阐述了许多具体细节，以便提供对本系统和方法的透彻理解。然而，对于本领域技术人员而言将显而易见的是，本发明的设备、系统和方法可以在没有这些具体细节的情况下实施。在说明书中对“示例”的引用或类似语言意味着结合该示例描述的特定的特征、结构或特性如所描述的被包括，但是可以或者可以不被包括在其他示例中。

现在转到附图，图1是根据本文所述原理的一个示例的流体管芯100的框图。该流体管芯100可以是能够从例如喷嘴之类的孔口喷射例如墨之类的流体的任何装置。尽管本文中的描述涉及热喷墨或压电打印头，但是关于用于降低电流的基元的延迟的描述利用了功率源。

流体管芯100可包括若干流体致动器（102-0、102-1、102-2、102-3、102-4、102-5、102-6、102-7、102-n0、102-n1、102-n2、102-n3，在本文中统称为102），以从流体管芯100喷射流体。致动器102可以是用于使流体沿一方向移动或者促使该流体通过例如喷嘴之类的孔口的任何装置。例如，致动器102可以是热电阻装置、压电装置、泵、微型泵、微型再循环泵、其他喷射装置或它们的组合。在一个示例中，每个致动器102可包括开关装置，例如场效应晶体管（FET）。这些FET可利用耦接到这些FET的栅极的可单独通电的地址引线来控制。在一个示例中，每个地址引线可由多个基元101共享。这些地址引线被控制成使得仅一个FET在给定时间接通，使得基元101中的至多单个致动器102具有通过它的电流，以在该给定时间激活致动器102。

致动器102可被组合成若干基元（101-0、101-1、101-n，在本文中统称为101）。基元101为致动器102的阵列内的若干致动器102的任何分组。在一个示例中，每个基元101中的致动器102的数量可随基元而变化。在另一个示例中，对于流体管芯100内的每个基元101，致动器102的数量可以是相同的。在本文所述的示例中，每个基元101可各自包括四个致动器102。此外，在整个附图中描绘了各种数量的基元101，并且附图中包含的省略号表示待包含在流体管芯100内的任何数量的基元101的可能性。在整个附图中使用省略号来表示流体管芯100内可包含任何数量的该元件。

流体管芯100在一列基元101内可包括多个延迟器105。在一个示例中，一组多个延迟器105可被包含在每个基元101之间，以在用于致动致动器102的激活脉冲被传输到每个基元101时，向每个基元101提供关于该激活脉冲将延迟到什么程度的指令。延迟器105可以是如下任何装置或电路，即：其延迟基元101对激活脉冲的使用，或以其他方式改变后续基元101及其致动器102开始激活的定时。在一个示例中，延迟器105可引起每个延迟器105大约22纳秒（ns）的基元101的激活之间的延迟，而一列基元101内的累积延迟为大约1.5与3微秒（µs）之间。

所述激活脉冲如处理装置103所指示的激活与基元101相关联的每个致动器102。在一个示例中，所述多个延迟器105可以是可编程的。此外，处于基元101之间的每组延迟器105可被编程。在该示例中，延迟器105可各自被不同地编程为将激活脉冲延迟至不同的时间量。以这种方式，处理装置103可用于对延迟器105进行编程。每个延迟器105可用于基于处理装置103选择延迟器105中的哪一个来以不同的时间量延迟激活脉冲以及基元101内的致动器102的激活。这些激活脉冲通过这些延迟器中的至少一个在基元之间延迟，以降低流体管芯的峰值功率需求。在本文中更详细地提供关于流体管芯100的更多信息。

在一个示例中，若干基元101可被组合一起，使得应用于基元101中的第一个的延迟器105可被该群组中的若干基元划分。例如，如果两个基元101被组合在一起，并且延迟器105被选择用于该群组的两个基元101，则针对这两个基元101的延迟为每个基元100的延迟的一半。以这种方式，延迟器105可被编程为将基元101延迟到编程的时间延迟，并且以这种方式的基元101的分组可被用于将延迟器105划分为与该群组中的基元101的数量相等的那些延迟器群组。

图2是根据本文所述原理的一个示例的包括若干图1的流体管芯100的打印装置200的框图。包括在图1中并且结合图1描述的类似编号的元件标示图2内的类似元件。打印装置200可以是流体管芯100可结合到其中的任何装置。该打印装置200可包括与流体管芯100接口的任何硬件，并且提供指令给流体管芯100以打印流体。这些指令可按页面描述语言（PDL）的形式提供给流体管芯100，该页面描述语言用于控制打印装置200的功能并且打印人类可读的图形或文本表示。

任何数量的流体管芯100可被包含在打印装置100内。因此，尽管图2的打印装置200内描绘了一个流体管芯100，但是可包括多个流体管芯100。在打印装置200内有多个流体管芯100的该示例中，处理装置103可控制打印装置200内的所有流体管芯100。打印装置200可包括若干流体管芯100，其中每个流体管芯100包括若干致动器102以从流体管芯100喷射流体。该若干致动器102形成或可被组合成多个基元101。打印装置200还可在一列基元101内包括多个延迟器105，其中，延迟器105被置于每个基元101之间。此外，打印装置200还可包括处理装置103，以控制若干延迟器105，若干激活脉冲302通过这些延迟器105。这些激活脉冲302激活与基元101相关联的流体致动器102。

图3是根据本文所述原理的一个示例的基元延迟设计300的框图。包括在图1和图2中并且结合图1和图2描述的类似编号的元件标示图3内的类似元件。该基元延迟设计300可包括若干基元101，其中每个基元101包括若干致动器102。为了数字地致动致动器102，每个致动器102可被分配地址301，该地址301对于其相应基元101内的其他致动器102是唯一的，对于流体管芯100内的所有致动器102是唯一的，或者是它们的组合。在一个示例中，在基元101中在给定时间激活一个致动器102。在该示例中，提供给基元101的地址301识别出致动器102中的哪一个被激活。

激活脉冲302在该列基元101的顶部处输入。每个激活脉冲302包括脉冲序列，其包括若干激活脉冲，其中，这些激活脉冲的总和形成总激活能量。在一个示例中，每个脉冲序列可包括前驱脉冲（pre-cursor pulse，PCP）、空档时间脉冲（dead time pulse，DTP）和激发脉冲（FP）。该PCP、DTP和FP的总和形成激活脉冲302的总激活能量。

基元延迟设计300还可包括由三角形表示的若干延迟块303，以选择性地发送激活脉冲302到给定基元101，并且延迟基元101内的致动器102的激发。延迟块303包括如本文所述的延迟器105。当激活脉冲302被传送到该列基元101时，该激活脉冲302可在基元101或基元群组之间延迟，以便降低峰值电流和最大di/dt。在图3的示例中，激活脉冲302从顶至底传播，并且每个局部延迟的激活脉冲302被传送到相关联的基元101。

在一个示例中，存储器装置可被包含在每个基元101中，以便允许先前的激活脉冲302传播至该列基元101中的至少最后的基元101，同时下一个或后续的激活脉冲302在该列基元101的顶部处的第一基元101处开始。然而，利用下一个或后续的激活脉冲302对顶部基元101的激活无法开始，直到对于先前的激活脉冲302而言激活已在底部基元101中开始。因此，在一个示例中，最大激活频率可能会受限于激活脉冲302沿该列基元101向下传播所需的时间。

图4是根据本文所述原理的一个示例的在若干基元101的激活期间并且与这些基元101的激活（402-1、402-2、402-3、402-n，本文中统称为402）比较的流体管芯100内的总电流401的线图。基元101的若干致动器102的激活402可被执行成使得后续基元101的激活402-2、402-3的前沿出现在先前基元101的在先激活402-1之后和期间，并且在所有基元被激活402-n时依此类推。因此，在时间t₁ 403处，电流随着第一（402-1）与后续（402-2、402-3）基元101致动而开始攀升。最终，在t₂ 404与t₃ 405之间，电流达到平台，并且在最后的少数基元101开始停用之后，电流开始减小。电流减小，直到最后的基元101在t₄ 406处完成其激活与停用。以这种方式，延迟基元101及其相应的致动器102的激活允许整体总电流随时间的推移较低。现在将利用图3和图4的描述来描述图5和图6。

图5是根据本文所述原理的一个示例的流体管芯100内的基元延迟设计500的框图。包括在图5中并且结合图1至图4描述的类似编号的元件标示图5内的类似元件。图5的基元延迟设计500可包括管芯存储器501。在一个示例中，管芯存储器501可位于流体管芯100上，如图5和图6中所描绘的。本文所述的管芯存储器501和其他存储器装置可包括各种类型的存储器模块，包括易失性和非易失性存储器。管芯存储器501可包括计算器可读介质、计算器可读存储介质或非暂时性计算器可读介质等。例如，管芯存储器501可以是但不限于电子、磁性、光学、电磁、红外或半导体系统、设备或装置，或者前述的任何合适的组合。例如，计算机可读存储介质的更具体的示例可包括以下各项：具有若干导线的电连接、便携式计算机软盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦除可编程只读存储器（EPROM或闪速存储器）、便携式光盘只读存储器（CD-ROM）、光存储装置、磁存储装置或者前述的任何合适的组合。在本文件的背景下，计算机可读存储介质可以是可包含或存储用于由指令执行系统、设备或装置使用或者与指令执行系统、设备或装置结合使用的计算机可用程序代码的任何有形介质。在另一个示例中，计算机可读存储介质可以是可包含或存储用于由指令执行系统、设备或装置使用或者与指令执行系统、设备或装置结合使用的程序的任何非暂时性介质。

管芯存储器501存储打印模式，其包括寄存器，以选择延迟器105中的至少一个。在一个示例中，处理装置103在管芯存储器501中存储任何数量的可用打印模式中的期望打印模式，以便获得基元101之间的期望的时间延迟，并且作为结果，获得所述一列基元101和打印持续时间内的期望的峰值或最大电流。流体管芯100和打印装置200可按任何数量的模式操作，并且这些模式可限定任何数量的相关联的时间延迟，该时间延迟又可被编程到延迟器105中。在一个示例中，图4的延迟器105可以是模拟延迟器。在另一个示例中，图4的延迟器105可以是数字延迟器，其中，使用数字信号来选择延迟器105。利用管芯存储器501，可在通过打印装置200的流体管芯100的打印之前选择期望的时间延迟，这是通过使用存储在管芯存储器501中的模式来对延迟器105进行编程。

基元延迟设计500还可包括激发时钟202，以提供同步数字时钟信号来协调基元101的动作，例如包括其相应致动器102的激活。激发时钟202将其时钟信号馈送到包括延迟器105的每个延迟块302。

激活脉冲发生器503也可被包含在基元延迟设计500中。在一个示例中，激活脉冲发生器503可位于流体管芯100上。激活脉冲发生器503可以是如下任何电子电路，即：其生成矩形激活脉冲203，并将那些激活脉冲203发送到所述一列基元101中的第一基元101-1。激活脉冲发生器503可基于来自激发时钟202的输入而生成若干激活脉冲203。在一个示例中，激活脉冲发生器503发送信号到第一基元101，该信号指示将激活每个基元101内的哪个致动器102。在一个示例中，流体管芯100的处理装置103可基于用于控制打印作业的PDL来控制激活脉冲发生器503。

致动器102基于由激发脉冲发生器503生成的前驱脉冲时间（PCPT）、空档时间（DT）和激发脉冲时间（FPT）来驱动。激活脉冲302的每个边沿的时间可存储在管芯存储器501中。激活脉冲发生器503沿所述一列基元向下发送PCPT、DT和FPT。

管芯存储器501可被电耦接到若干多路复用器（504-1、504-2，本文中统称为504）。多路复用器504可以是如下任何装置，即：其选择来自延迟器105的若干模拟或数字输入信号中的一个，并且将所选择的输入转发到单一线路中至流体管芯100内的该列基元101内的后续基元101。多路复用器504通过从管芯存储器501接收数据而作为可编程基元延迟选择器，该数据是关于打印装置200指示流体管芯100打印所用的打印模式。因此，利用管芯存储器501和多路复用器504，可在通过打印装置200的流体管芯100进行打印之前选择期望的时间延迟，这是通过使用存储在管芯存储器501中的模式对延迟器105和多路复用器504进行编程。

存储在管芯存储器501中的用于打印作业的打印模式可包括关于在打印过程期间要使用哪些延迟器105的信息，以便将流体管芯100内与每个接续的激活脉冲203期间的峰值电流最小化，同时尝试使激活脉冲203沿该列基元101和致动器102尽快向下传播，并且尽快完成整个打印作业。针对特定打印作业使用哪些延迟器105的选择是可配置的。例如，在打印作业需要相对较高的打印密度的情况下，其中更频繁地激活更多致动器102，可选择具有相对较高的时间延迟值的延迟器105，以确保实现打印文件内的所要求的密度。然而，相反，在打印速度是一个因素且打印密度可能相对较低的情况下，例如在文本文件中的情况，可选择时间上较短的延迟，以便允许激活脉冲203更快地沿该列基元101和致动器102向下传播，从而导致更快的打印。

激活脉冲203从基元101馈送到包括延迟器105和多路复用器504的延迟块303中。每个延迟器105通过将激活脉冲203延迟到某种时间程度来修改激活脉冲203。然后，这些延迟信号被馈送到多路复用器504。多路复用器504从管芯存储器501接收关于要选择哪个延迟器105的指令。在一个示例中，处理装置103可在管芯存储器501中存储针对特定打印作业的延迟值及其相应的激活脉冲203，并且该数据被发送到每个多路复用器504，以使多路复用器504选择适当的延迟器105。激活脉冲302所通过的延迟器105可基于每个基元101内的致动器102和相应的喷嘴的数量、基元101的数量、由管芯存储器501存储的打印功能或模式、打印需求或者它们的组合。

如本文所述，每个延迟器105可被不同地编程为将激活脉冲203延迟到不同的时间量。在一个示例中，每个延迟块302内的多路复用器504选择相同的延迟器105。在该示例中，在每个基元101之间经历相同的时间延迟。在另一个示例中，多路复用器504可选择不同的延迟器105，使得在至少两个分离的基元101之间经历不同的时间延迟。此外，在一个示例中，多路复用器504可选择多于一个延迟器105，以便获得为该多个延迟器105的总和的时间延迟。在该示例中，多路复用器504能够选择至少两个延迟器105，并且添加该至少两个延迟器105的总程序化的时间延迟，以获得新的时间延迟。在一个示例中，该新的时间延迟可以是通过选择延迟块303内的延迟器105中的任何给定的一个延迟器而无法获得的时间延迟量。

使用图5的示例性基元延迟设计500，可控制基元101之间的延迟，以确保流体管芯100及其各列基元101和致动器102内的峰值或最大电流维持在期望水平以下。峰值电流和电流的最大时间变化率（di/dt）的这种减小避免了对流体管芯100的功率供应的过度负担，并且为流体管芯100内的每个致动器102提供足够的功率。此外，还减少了在任何给定时间激活的基元101的数量。

图5的示例包括位于图的底部处的省略号，以表示在流体管芯100内可包含任何数量的基元101，并且若干延迟块303，包括其相应的延迟器105和多路复用器504，可被置于每个基元101之间。以这种方式，流体管芯100内的每个基元101可按照指示来延迟。

图6是根据本文所述原理的另一个示例的流体管芯100内的基元延迟设计600的框图。包括在图6中并且结合图1至图5描述的类似编号的元件标示图6内的类似元件。图6的示例可包括时钟分频器601。时钟分频器601可通过管芯存储器501编程，以将来自激发时钟502的信号分频。时钟分频器601将来自激发时钟502的信号除以整数，以获得分频时钟信号。然后，该分频时钟信号被发送到每个延迟器105。在一个示例中，在每个基元101之间包括单个延迟器105。与图5类似，图6包括位于图的底部处的省略号，以表示在流体管芯100内可包含任何数量的基元101，并且若干延迟器105，包括其相应的延迟器105和多路复用器504，可被置于每个基元101之间。以这种方式，流体管芯100内的每个基元101可按照指示来延迟。

在一个示例中，时钟分频器601可将来自激发时钟502的时钟信号除以整数。然而，在另一个示例中，如果包括锁相环（PLL），则先进的CMOS驱动过程可通过非整数比率允许来自激发时钟502的时钟信号。在一个示例中，PLL可位于流体管芯100上。

由激发时钟502和时钟分频器601产生的分频时钟信号被发送到每个延迟器105，并且每个延迟器105可被编程为基于分频时钟信号来延迟基元101及其相应的致动器102的激活。例如，时钟分频器601可通过管芯存储器501编程为将来自激发时钟502的信号分频一半。这将导致激活脉冲302内的每个计数的分辨率（resolution）分成两半，并且相对于没有分频的时间段内可打开的基元101的数量，在任何给定时间段内打开一半数量的基元101。换句话说，时钟分频器601将来自激发时钟502的信号分频一半将导致基元101之间的延迟加倍并使激活脉冲302传播通过所有基元101及其相应的致动器102所需的时间加倍。

为了增加基元101的激活之间的延迟，时钟分频器601进一步将来自激发时钟502的信号分频。每个基元101之间的延迟器105用于基于由时钟分频器601提供的分频信号来延迟每个接连的基元101的激活。

参考图5和图6，流体管芯100对n组延迟器105编程，以延迟基元的致动。如果流体管芯100例如基于打印模式而缓慢地打印，则流体管芯100可利用更大的基元延迟来满足电流的目标时间变化率di/dt。较大的基元延迟减少了在任何给定时间段内激活或打开的基元101的数量。在VPP轨上输送高电压，并且在电源和流体管芯100之间存在电阻。此外，在流体管芯100自身上至致动器102并且沿该列基元101向下存在有限的寄生效应。因此，当汲取电流以激活致动器102时，在VPP轨上发生电压降。该电压降可被称为VPP下垂（droop），并且致动器102处实际实现的电压低于原始源电压。相同的电压下垂发生在电源接地回路（power ground return，PGND）上，其中，在电压源处可能没有电压，但是在流体管芯100上，PGND的电压可以更高。在给定原始源电压的情况下，这可导致电压的总Δ（delta，增量）的降低低于预期。该VPP下垂和PGND上升是流体管芯100汲取多少电流的函数。延迟器105消除了VPP下垂和PGND上升的影响，这是通过提供在给定时间段内与较少的致动器102和/或基元101重叠的激活脉冲302，这导致较低的峰值电流，并且由于汲取电流的减少，而导致VPP下垂和PGND上升的减少。此外，由于VPP下垂和PGND上升的减少，可增加打印密度，例如滴/600^th（drops/600^th）。

在使用每个基元101一个延迟器105的示例中，前驱脉冲（PCP）可达到3安培（A），其具有特定持续时间的空档时间（DT），继之以由激发脉冲发生器生成的激发脉冲（FP），该激发脉冲（FP）可达到大约8.5A。在使用每个基元101两个延迟器105的示例中，前驱脉冲（PCP）可达到1.5安培（A），其具有特定持续时间的空档时间（DT），继之以由激发脉冲发生器生成的激发脉冲（FP），该激发脉冲（FP）可达到大约5.5A。在使用每个基元101四个延迟器105的示例中，前驱脉冲（PCP）可达到0.8安培（A），其具有特定持续时间的空档时间（DT），继之以由激发脉冲发生器生成的激发脉冲（FP），该激发脉冲（FP）可达到大约2.8A。随着所用延迟器105的数量的增加，全部激活脉冲的持续时间或电流被汲取的时间（等于激活脉冲302的宽度）也增加。在一个示例中，可使用的延迟器105的数量可取决于激活频率。在该示例中，打印装置200可基于打印装置200寻求打印的频率来确定可使用多少延迟器105。

图7是描绘了根据本文所述原理的一个示例的降低至少一个流体喷射装置的峰值功率需求的方法的流程图。该方法可包括利用处理装置103基于从处理装置103接收到的指令，来确定（框701）流体管芯100的基元延迟。处理装置103可指示流体管芯100使用每个基元101之间的多个延迟器105来延迟针对一列喷嘴基元内的多个致动器102的若干激活脉冲302。该方法可继续为流体管芯100的每个基元101生成（框702）激活脉冲302，并且通过激活脉冲302基于基元延迟来激活（框703）若干致动器102，该若干致动器102耦接到与基元101相关联的若干喷嘴中的每一个。该方法还可包括通过多个延迟器105来延迟每个基元101之间的激活脉冲302。在该示例中，该方法可包括利用耦接到该多个延迟器105的多路复用器504来选择来自该多个延迟器105的若干信号。

本文中参照根据本文所述原理的示例的方法、设备（系统）和计算机程序产品的流程图和/或框图来描述本系统和方法的各方面。流程图和框图的每个框以及流程图和框图中的框的组合可以通过计算机可用程序代码来实现。计算机可用程序代码可以被提供给通用计算机、专用计算机或其他可编程数据处理设备的处理器，以产生机器，使得计算机可用程序代码在通过例如流体管芯100或其他可编程数据处理设备的处理装置103来执行时，实现流程图和/或框图的一个或多个框中指定的功能或动作。在一个示例中，计算机可用程序代码可以在计算机可读存储介质内实施；计算机可读存储介质是计算机程序产品的一部分。在一个示例中，计算机可读存储介质是非暂时性计算机可读介质。

说明书和附图描述了一种流体管芯，其包括若干致动器，以从流体管芯喷射流体。该若干致动器形成若干基元。该流体管芯包括处于一列基元内的多个延迟器，以及处理装置，该处理装置控制若干激活脉冲所通过的延迟器。这些激活脉冲激活与这些基元相关联的每个致动器。这些激活脉冲通过这些延迟器中的至少一个而在这些基元之间延迟，以降低该流体管芯的峰值功率需求。

本文所述的流体管芯和打印装置提供了对基元延迟的可编程选择，其中，可包括任何数量的延迟器，并且对要使用的延迟器的选择可基于存储在管芯上存储器上的数据来确定。这些延迟器降低了流体管芯内的电流的最大时间变化率（di/dt）。

已经给出前面的描述来说明和描述所述原理的示例。这种描述不意在是穷尽式的或将这些原理限于所公开的任何具体形式。鉴于上述教导，许多修改和变型是可能的。

Claims

1.一种流体管芯，包括：

从所述流体管芯喷射流体的若干致动器，所述若干致动器形成若干基元；

处于一列所述基元内的多个延迟器；以及

处理装置，其控制若干激活脉冲所通过的所述延迟器，所述激活脉冲激活与所述基元相关联的每个所述致动器；

其中，所述激活脉冲通过所述延迟器中的至少一个而在所述基元之间延迟，以降低所述流体管芯的峰值功率需求。

2.如权利要求1所述的流体管芯，还包括处于所述流体管芯上的激活脉冲发生器，其中：

所述致动器基于由激活脉冲发生器生成的前驱脉冲时间、空档时间和激活脉冲时间来驱动；

针对所述激活脉冲的每个边沿的时间被存储在管芯存储器中，以及

所述激活脉冲发生器将所述前驱脉冲时间、所述空档时间和所述激活脉冲时间沿所述一列基元向下发送。

3.如权利要求1所述的流体管芯，其特征在于，所述激活脉冲所通过的所述多个延迟器是基于每个基元内的喷嘴的数量、基元的数量、打印功能、打印需求或它们的组合。

4.如权利要求1所述的流体管芯，其特征在于，所述激活脉冲包括脉冲序列，所述脉冲序列包括若干所述激活脉冲，其中，所述激活脉冲的总和形成总激活能量。

5.如权利要求1所述的流体管芯，其特征在于，所述激活脉冲通过多个所述延迟器而在所述基元之间延迟。

6.如权利要求1所述的流体管芯，包括多路复用器，所述多路复用器耦接到每个基元，以选择来自所述延迟器的若干信号。

7.一种打印装置，包括：

若干流体管芯，其包括：

从所述流体管芯喷射流体的若干致动器，所述若干致动器形成多个基元；

处于一列所述基元内的多个延迟器，所述延迟器被置于每个基元之间；以及

处理装置，其控制若干激活脉冲所通过的若干延迟器，所述激活脉冲激活与所述基元相关联的所述致动器。

8.如权利要求7所述的打印装置，包括多路复用器，所述多路复用器耦接到每个基元，以基于从所述处理装置接收到的指令来选择来自所述延迟器的若干信号，从所述处理装置接收到的所述指令限定了在每个所述基元之间的时间延迟，以降低所述流体管芯的峰值功率需求。

9.如权利要求8所述的打印装置，其特征在于，所述多路复用器选择来自所述延迟器的多个信号。

10.如权利要求7所述的打印装置，包括可编程时钟分频器，其中，所述可编程时钟分频器将来自移位时钟的信号分频，以减慢所述激活脉冲沿所述一列基元向下的传播。

11.如权利要求7所述的打印装置，其特征在于，所述基元之间的时间延迟是基于每个基元内的致动器的数量、基元的数量、打印功能、打印需求或它们的组合。

12.如权利要求7所述的打印装置，其特征在于，所述激活脉冲包括脉冲序列，所述脉冲序列包括若干所述激活脉冲，其中，所述激活脉冲的总和形成总激活能量。

13.一种降低至少一个流体管芯的峰值功率需求的方法，包括：

利用处理装置：

基于从所述处理装置接收到的指令来确定所述流体管芯的基元延迟，所述处理装置指示所述流体管芯使用每个基元之间的多个延迟器来延迟针对一列喷嘴基元内的若干致动器的若干激活脉冲；

针对所述流体管芯的每个所述喷嘴基元生成激活脉冲；以及

通过所述激活脉冲基于所述基元延迟来激活若干所述致动器，所述致动器耦接到与所述喷嘴基元相关联的若干喷嘴中的每一个。

14.如权利要求13所述的方法，包括通过多个所述延迟器来延迟每个所述喷嘴基元之间的所述激活脉冲。

15.如权利要求14所述的方法，包括利用耦接到所述多个所述延迟器的多路复用器来选择来自所述多个所述延迟器的若干信号。