CN110827903A - 本地x解码器及存储系统 - Google Patents

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Abstract

本发明涉及本地X解码器及存储系统。所述本地X解码器包括：解码单元，用于为所述存储系统的存储阵列中的存储单元生成字线信号；以及与该解码单元连接的未选擦除检测单元，该未选擦除检测单元用于根据所述存储系统的擦除模式解码器生成的未选擦除模式信号，控制所述解码单元耦合至所述字线信号的电压，以在当所述存储单元在所述存储系统的擦除模式下未被选中时，使得所述字线信号能够浮动至与所述存储单元的阱相同的电平。

Description

本地X解码器及存储系统
技术领域
本发明涉及本地X解码器和相关的存储系统，尤其涉及一种用于避免未选字线在擦除模式中引起阱干扰错误的本地X解码器和相关的存储系统。
背景技术
图1为一种现有技术存储系统1的功能框图。存储系统1可以为NOR闪存系统，并包括：存储单元；用于生成本地字线信号PWL的本地字线解码器；用于生成字线信号WL的本地X解码器(row decoder)；用于生成第一全局字线信号GWL_b和第二全局字线信号GWL的全局字线解码器；用于生成电压源VPPX的电源；以及用于分别为所述本地X解码器和全局字线解码器生成相应电压源SVPPX，VEEX和SVEEX的多个电压源解码器，所述多个电压源解码器包括存储体解码器、存储体模式解码器以及扇区解码器，所述存储体解码器用于根据接收到的电压源VPPX产生电压源SVPPX，并将电压源SVPPX分别提供给本地X解码器和全局字线解码器，全局字线解码器也作为一个电压源解码器，用于根据其接收到的电压源SVPPX产生电压源VEEX，并将电压源VEEX提供给存储体模式解码器，存储体模式解码器用于在擦除模式下根据其接收到的电压源VEEX传输给扇区解码器，扇区解码器用于根据其接收到的电压源VEEX产生电压源SVEEX，并将电压源SVEEX均传输给本地X解码器，此外，本地X解码器所需的电压源VEEX可由全局字线解码器、存储体模式解码器及扇区解码器中的至少一个提供。
图2为图1中本地X解码器2的示意图。该本地X解码器包括PMOS晶体管P0，NMOS晶体管N1和NMOS晶体管N2。PMOS晶体管P0的栅极接第一全局字线信号GWL_b，PMOS晶体管P0的源极和衬底接本地字线信号PWL，PMOS晶体管P0的漏极接NMOS晶体管N1的漏极，NMOS晶体管N1的栅极接第一全局字线信号GWL_b，NMOS晶体管N1的源极接电压源SVEEX。对于NOR闪存单元，当本地X解码器检测到擦除模式时，电压源VEEX为-9伏(V)，电压源SVEEX为0V，第一全局字线信号GWL_b为0V，本地字线信号PWL为0V，使得NMOS晶体管N1的栅源电压Vgs＝0V小于其阈值电压VT，故NMOS晶体管N1截止，NMOS晶体管N1的漏极电平为VT，此时PMOS晶体管P0因其栅源电压Vgs＝0V高于其阈值电压而截止，因此未选字线信号WL可耦合的最高电压仅为PMOS晶体管P0的阈值电压VT。NOR闪存单元中的存储晶体管的栅氧电场接近其阱的偏压(如9V)。由于总的阱干扰时间为擦除时间与多次擦除的擦除次数的乘积，因此该时间较长，从而有可能使得所述NOR闪存单元的已编码比特(比特“0”)无意中变成已擦除比特(比特“1”)。
在未选本地X解码器2的擦除模式中，NMOS晶体管N2栅氧上的压差为阈值电压VT与第二全局字线信号GWL间的压差的绝对值(如GWL＝-9V时，晶体管N2栅氧上的压差为VT+9V)。当阈值电压VT的漂移过大时，将导致栅致漏极泄漏(GIDL)增大。当本地X解码器2长时间(如上述的有阱干扰的擦除时间)处于上述情况下时，会导致本地X解码器2损坏。
为了防止阱干扰错误(即已编码比特在阱干扰过程中无意中变为已擦除比特)以及本地X解码器2在栅致漏极泄漏作用下的损坏，需要对现有技术的本地X解码器2进行重新设计。
发明内容
因此，本发明的目的在于提供一种用于避免未选字线在擦除模式中导致阱干扰错误的本地X解码器和具有该本地X解码器的相关的存储系统。
本发明公开一种存储系统的本地X解码器，包括：解码单元，用于为所述存储系统的存储阵列中的存储单元生成字线信号；以及
与该解码单元连接的未选擦除检测单元，该未选擦除检测单元用于根据所述存储系统的擦除模式解码器生成的未选擦除模式信号，控制所述解码单元耦合至所述字线信号的电压，以在当所述存储单元在所述存储系统的擦除模式下未被选中时，能使得所述字线信号浮动至与所述存储单元的阱相同的电平。
可选地，所述解码单元包括：
第一P型晶体管，包括与所述存储系统的本地字线信号连接的源极，与所述未选擦除检测单元的输出端连接的栅极，以及用于为所述存储单元生成所述字线信号的漏极；
第一N型晶体管，包括与所述第一P型晶体管的漏极连接的漏极，与所述存储系统的第一全局字线信号连接的栅极，以及与所述存储系统的扇区电压源连接的源极；以及
第二N型晶体管，包括与所述本地字线信号连接的漏极，与所述存储系统的第二全局字线信号连接的栅极，以及与所述第一P型晶体管的漏极连接的源极。
可选地，所述第一N型晶体管和第二N型晶体管的衬底均具有深N阱和三重P阱，所述第一N型晶体管和第二N型晶体管的深N阱均连接所述存储系统的第二电压源，所述第一N型晶体管和第二N型晶体管的三重P阱均连接所述存储系统的存储体模式电压源。
可选地，所述的本地X解码器中，所述未选擦除模式信号用于控制所述本地X解码器输出擦除模式下的字线信号；
所述存储体模式电压源用于为所述存储系统的存储阵列中的多个存储体当中的一个存储体选择工作模式；
所述扇区电压源用于从所述存储阵列中的多个存储体当中的一个存储体的多个扇区中选择一个扇区。
可选地，所述未选擦除检测单元包括：
第二P型晶体管，包括与所述存储系统的本地模式电压源连接的源极，与所述未选擦除模式信号连接的栅极，以及与所述第一P型晶体管的栅极连接的漏极，所述第二P型晶体管的漏极作为所述未选擦除检测单元的输出端；
第三N型晶体管，包括与所述第二P型晶体管的漏极连接的漏极，与所述未选擦除模式信号连接的栅极，以及与所述第一全局字线信号和所述第一N型晶体管的栅极连接的源极；以及
第三P型晶体管，包括与所述第二P型晶体管的漏极、所述第三N型晶体管的漏极以及所述第一P型晶体管的栅极连接的源极，与所述本地模式电压源连接的栅极，以及与所述第一全局字线信号、所述第三N型晶体管的源极以及所述第一N型晶体管的栅极连接的漏极。
可选地，所述第二P型晶体管和第三P型晶体管的衬底均具有N阱，所述第二P型晶体管的N阱和第三P型晶体管的N阱均连接所述本地模式电压源，所述第三N型晶体管、所述第一N型晶体管和第二N型晶体管的衬底均具有深N阱和三重P阱，所述第三N型晶体管的深N阱、所述第一N型晶体管的深N阱和所述第二N型晶体管的深N阱均连接所述存储系统的第二电压源，所述第三N型晶体管的三重P阱、所述第一N型晶体管的三重P阱和第二N型晶体管的三重P阱均连接所述存储系统的存储体模式电压源。
可选地，所述第三N型晶体管和第三P型晶体管用于将所述第一N型晶体管和第一P型晶体管的栅极分离开来。
可选地，所述本地模式电压源用于控制所述存储单元的擦除模式；所述存储体模式电压源用于为所述存储系统的存储阵列中的多个存储体当中的一个存储体选择工作模式；所述存储单元为NOR闪存单元。
可选地，所述第二N型晶体管的源极通过第四N型晶体管连接所述第一P型晶体管的漏极；所述
第四N型晶体管包括与所述第二N型晶体管的源极连接的漏极，与所述存储系统的第二电压源连接的栅极，以及与所述第一P型晶体管的漏极和第一N型晶体管的漏极连接的源极。
可选地，所述第四N型晶体管构造为该本地X解码器内的降压晶体管，用于降低所述第二N型晶体管的栅氧上的压差，所述第四N型晶体管、第一N型晶体管和第二N型晶体管的衬底均具有深N阱和三重P阱，所述第四N型晶体管的深N阱、所述第一N型晶体管的深N阱和所述第二N型晶体管的深N阱均连接所述第二电压源，所述第四N型晶体管的三重P阱、所述第一N型晶体管的三重P阱和所述第二N型晶体管的三重P阱均连接所述存储系统的存储体模式电压源。
基于同一发明构思，本发明还提供一种存储系统，包括：
包括存储单元的存储阵列；
擦除模式解码器，该擦除模式解码器用于生成未选擦除模式信号；
如本发明所述的本地X解码器，所述本地X解码器与所述存储单元和擦除模式解码器连接，所述本地X解码器用于根据所述未选擦除模式信号生成相应的字线信号；
其中，当所述存储单元在所述存储系统的擦除模式下未被选中时，所述字线信号能够悬空。
可选地，所述的存储系统，还包括：
用于生成第一电压源的电源；
用于根据所述第一电压源生成本地模式电压源的存储体解码器；
与所述存储体解码器和所述本地X解码器连接的本地字线解码器，该本地字线解码器用于根据第二电压源生成所述本地字线信号；
与所述存储体解码器和本地X解码器连接的全局字线解码器，该全局字线解码器用于根据所述第二电压源，生成所述第一全局字线信号、第二全局字线信号和存储体模式电压源；
与所述本地X解码器连接的扇区解码器，该扇区解码器用于根据所述存储体模式电压源，生成所述扇区电压源；以及
与所述全局字线解码器和扇区解码器连接的存储体模式解码器，该存储体模式解码器用于将所述全局字线解码器生成的所述存储体模式电压源传送给所述扇区解码器。
可选地，所述擦除模式解码器还连接所述存储体解码器和所述电源，所述擦除模式解码器用于根据所述第一电压源和所述本地模式电压源生成所述未选擦除模式信号。
对于本领域普通技术人员而言，毋庸置疑的是，通过阅读下文中对附图所示优选实施方式的具体描述，本发明的上述和其它目的将变得显而易见。
附图说明
图1为现有技术存储系统的原理框图。
图2为现有技术图1中本地X解码器示意图。
图3为根据本发明一种实施方式的存储系统原理框图。
图4为根据本发明一种实施方式图3中的本地X解码器的功能模块示意图。
图5为根据本发明一种实施方式图3中的本地X解码器的具体电路结构示意图，且图中示出了本地X解码器处于需要输出擦除模式下的未选字线信号WL时的各信号状态，其中svppi＝0V，SVEEX＝0V。
图6为图5所示的本地X解码器处于其它状态(例如输出擦除模式下的所选字线信号WL)下的示意图其中，svppi＝vppi＝9V，SVEEX＝-9V。
具体实施方式
图3为根据本发明一种实施方式的存储系统3的原理框图。存储系统1可以为NOR闪存系统等非易失性存储系统，并包括存储单元31，本地X解码器30，擦除模式解码器32，本地字线解码器33，存储体解码器34，全局字线解码器35，存储体模式解码器36，扇区解码器37以及电源38。
电源38分别与擦除模式解码器32和存储体解码器34连接，并用于生成第一电压源VPPX给擦除模式解码器32和存储体解码器34。第一电压源VPPX用于供应电源给存储系统3的存储阵列(图3中未示出)的多个存储体。
存储体解码器34分别与本地字线解码器33、全局字线解码器35及电源38连接，存储体解码器34作为一个电压源解码器并用于根据第一电压源VPPX来生成第二电压源SVPPX给本地字线解码器33和全局字线解码器35，并根据第一电压源VPPX来生成本地模式电压源SVPPX_b给擦除模式解码器32。第二电压源SVPPX用于从所述存储系统3的存储阵列的多个(如512个)存储体中选出一个存储体。本地模式电压源SVPPX_b用于在取值为9V时表示擦除模式，并在取9V以外的其它值时表示所有其它状态。
擦除模式解码器32与本地X解码器30、电源38及存储体解码器34连接，并用于根据第一电压源VPPX和本地模式电压源SVPPX_b，生成未选擦除模式信号svppi给本地X解码器30。未选擦除模式信号svppi用于在取值为0V时表示擦除模式中的未选字线，并在取0V以外的其它值时表示所有其它状态。
本地字线解码器33与本地X解码器30和存储体解码器34连接，并用于根据存储体解码器34提供的第二电压源SVPPX生成本地字线信号PWL给本地X解码器30。
全局字线解码器35与本地X解码器30、存储体解码器34以及存储体模式解码器36连接，并用于根据第二电压源SVPPX，生成第二全局字线信号GWL和第一全局字线信号GWL_b给本地X解码器30。全局字线解码器35还作为一个电压源解码器，用于根据第二电压源SVPPX，生成存储体模式电压源VEEX给存储体模式解码器36。
存储体模式解码器36与全局字线解码器35和扇区解码器37连接，存储体模式解码器36在擦除模式下可以看作是一个提供局字线解码器35和扇区解码器37之间的电压源传输通道的电压源解码器，用于在擦除模式下将全局字线解码器35输出的存储体模式电压源VEEX传输给扇区解码器37。存储体模式电压源VEEX用于为存储系统3的存储阵列中的所述多个存储体当中的一个存储体选择工作模式。
扇区解码器37与本地X解码器30和存储体模式解码器36连接，并用于根据存储体模式电压源VEEX生成扇区电压源SVEEX给本地X解码器30。扇区电压源SVEEX用于选择存储阵列的存储体中的多个扇区当中的一个扇区。
请参考图3和图4，本地X解码器30与存储单元31、擦除模式解码器32、本地字线解码器33、全局字线解码器35以及扇区解码器37连接，并用于根据本地字线信号PWL、未选擦除模式信号svppi、扇区电压源SVEEX、存储体模式电压源VEEX、第二电压源SVPPX以及本地模式电压源SVPPX_b，为存储单元31生成字线信号WL。其中，本地X解码器30所需的存储体模式电压源VEEX可以来自全局字线解码器35、存储体模式解码器36及扇区解码器37中的至少一个；本地X解码器30所需的本地模式电压源SVPPX_b可以来自存储体解码器34或擦除模式解码器32。因此，本领域技术人员应该意识到，根据本地X解码器30的存储体模式电压源VEEX的来源，本地X解码器30与全局字线解码器35、存储体模式解码器36或扇区解码器37应具有相应的连接关系，根据本地X解码器30的本地模式电压源SVPPX_b的来源，本地X解码器30与存储体解码器34或擦除模式解码器32应具有相应的连接关系，这些连接关系并未在图3中示出，也就是说，图3中仅示出了本地X解码器30的部分连接关系。
需要说明的是，本实施例中的本地X解码器30、擦除模式解码器32、本地字线解码器33、存储体解码器34、全局字线解码器35、存储体模式解码器36以及扇区解码器37均是独立设置的功能模块，这些模块之间通过相应的导线实现电连接，但是本发明的技术方案并不仅仅限定于此，在本发明的其它实施例中，本地X解码器30、擦除模式解码器32、本地字线解码器33、存储体解码器34、全局字线解码器35、存储体模式解码器36以及扇区解码器37可以合并在一个模块中实现，或者其中的任意一个模块可以被拆分成多个子模块，或者，本地X解码器30、擦除模式解码器32、本地字线解码器33、存储体解码器34、全局字线解码器35、存储体模式解码器36以及扇区解码器37这些模块中的一个或多个模块的至少部分功能可以与其它模块的至少部分功能相结合，并在一个模块中实现。例如，存储体模式解码器36用于接收并传输存储体模式电压源VEEX的部分、扇区解码器37用于接收存储体模式电压源VEEX的部分并产生和输出扇区电压源SVEEX的部分、全局字线解码器35用于接收第二电压源SVPPX并产生和输出存储体模式电压源VEEX的部分可以集成在一起，以作为一个集成的多电源解码器。
此外，在本发明的各个实施例中，本地X解码器30、擦除模式解码器32、本地字线解码器33、存储体解码器34、全局字线解码器35、存储体模式解码器36以及扇区解码器37中的至少一个可以至少被部分地实现为硬件电路，例如现场可编程门阵列(FPGA)、可编程逻辑阵列(PLA)、片上系统、基板上的系统、封装上的系统、专用集成电路(ASIC)，或可以以对电路进行集成或封装的任何其它的合理方式等硬件或固件来实现，或以软件、硬件以及固件三种实现方式的适当组合来实现。或者，本地X解码器30、擦除模式解码器32、本地字线解码器33、存储体解码器34、全局字线解码器35、存储体模式解码器36以及扇区解码器37中的至少一个可以至少被部分地实现为计算机程序模块，当该程序被计算机运行时，可以执行相应模块的功能。
图4为根据本发明一种实施方式的本地X解码器30功能模块示意图。本地X解码器30包括解码单元301和未选擦除检测单元302。其中，该解码单元301用于根据第二电压源SVPPX、扇区电压源SVEEX和存储体模式电压源VEEX、本地字线信号PWL、第二全局字线信号GWL以及第一全局字线信号GWL_b，为存储单元31生成字线信号WL。该未选擦除检测单元302用于根据所述擦除模式解码器32生成的未选擦除模式信号svppi，控制所述解码单元301耦合至所述字线信号WL的电压，以在当所述存储单元在所述存储系统的擦除模式下未被选中时，能使得所述字线信号WL(即未选字线信号)浮动至与所述存储单元的阱相同的电平。例如当所述存储单元在所述存储系统的擦除模式下未被选中时，未选擦除检测单元302用于根据所述擦除模式解码器32生成的未选擦除模式信号svppi，对解码单元301中的相应晶体管(P0)进行偏置而使该晶体管(P0)保持截止，从而可降低存储单元31的存储晶体管的阱与未选字线信号WL之间的压差(可降低为0)。如此，即可避免阱干扰错误。
请参考图5，本实施例的本地X解码器30可以通过硬件电路实现，具体地，解码单元301主要由第一P型晶体管P0、第一N型晶体管N1、第二N型晶体管N2和第四N型晶体管N10相互连接而形成，未选擦除检测单元302主要由第三N型晶体管N0、第三P型晶体管P1和第二P型晶体管P2相互连接而构成。其中，第三N型晶体管N0、第一N型晶体管N1、第四N型晶体管N10、第二N型晶体管N2可以为N型金属氧化物半导体(NMOS)晶体管，而第一P型晶体管P0、第三P型晶体管P1和第二P型晶体管P2可以为P型金属氧化物半导体(PMOS)晶体管。
第一P型晶体管P0包括漏极、栅极、源极以及衬底，第一P型晶体管P0的源极与本地字线信号(又称为部分字线信号)PWL连接，第一P型晶体管P0的衬底与本地模式电压源SVPPX_b连接，第一P型晶体管P0的漏极与第一N型晶体管N1的漏极、第四N型晶体管N10的源极连接，第一P型晶体管P0的漏极用于输出字线信号WL给存储单元31，第一P型晶体管P0的栅极与第三P型晶体管P1的源极、第二P型晶体管P2的漏极(即未选擦除检测单元302的输出端)以及第三N型晶体管N0的漏极连接。
第一N型晶体管N1包括漏极、栅极、源极以及衬底，第一N型晶体管N1的衬底中形成有三重P阱和深N阱，第一N型晶体管N1的漏极与第一P型晶体管P0的漏极连接，第一N型晶体管N1的栅极与第一全局字线信号GWL_b连接，第一N型晶体管N1的三重P阱与存储体模式电压源VEEX连接，第一N型晶体管N1的深N阱与第二电压源SVPPX连接，第一N型晶体管N1的源极与扇区电压源SVEEX连接。
第二N型晶体管N2包括漏极、栅极、源极以及衬底，第二N型晶体管N2的衬底中形成有三重P阱和深N阱，第二N型晶体管N2的漏极与本地字线信号PWL连接，第二N型晶体管N2的栅极与第二全局字线信号GWL连接，第二N型晶体管N2的三重P阱与存储体模式电压源VEEX连接，第二N型晶体管N2的深N阱与第二电压源SVPPX连接，通过第二N型晶体管N2的源极与第四N型晶体管N10的漏极的连接来实现第二N型晶体管N2的源极与第一P型晶体管P0漏极的连接，当第四N型晶体管N10导通时，第二N型晶体管N2的源极相当于连接到与第一P型晶体管P0的漏极。
第四N型晶体管N10可作为为本地X解码器30的解码单元301内的降压晶体管，第四N型晶体管N10连接在第二N型晶体管N2的漏极和字线信号WL之间，用于降低第二N型晶体管N2栅氧上的压差(相当于降低第二N型晶体管N2的栅源之间的压差Vgs)，例如使得第二N型晶体管N2栅氧上的压差从18V降低为9V。如此，可以消除本地X解码器30中的可靠性弱点，即保证第二N型晶体管N2的栅氧可靠性。其中，第四N型晶体管N10包括漏极、栅极、源极以及衬底，第四N型晶体管N10的衬底中也形成有三重P阱和深N阱，第四N型晶体管N10的漏极与第二N型晶体管N2的源极连接，第四N型晶体管N10的栅极以及深N阱均与第二电压源SVPPX连接，第四N型晶体管N10的三重P阱与存储体模式电压源VEEX连接，第四N型晶体管N10的源极与第一P型晶体管P0的漏极和第一N型晶体管N1的漏极连接，并输出字线信号WL。
第二P型晶体管P2具有漏极、栅极、源极以及衬底，第二P型晶体管P2的衬底中形成有N阱，第二P型晶体管P2的源极和N阱均与本地模式电压源SVPPX_b连接，第二P型晶体管P2的栅极分别与未选擦除模式信号svppi、第三N型晶体管N0的栅极连接，第二P型晶体管P2的漏极与第一晶体管P0的栅极、第一P型晶体管P1的源极以及第三N型晶体管N0的漏极连接。
第三N型晶体管N0具有漏极、栅极、源极以及衬底，第三N型晶体管N0的衬底中形成有深N阱和三重P阱，第三N型晶体管N0的漏极与第二P型晶体管P2的漏极、第三P型晶体管P1的源极以及第一晶体管P0的栅极连接，第三N型晶体管N0的三重P阱与存储体模式电压源VEEX连接，第三N型晶体管N0的深N阱与第二电压源SVPPX连接，第三N型晶体管N0的栅极与未选擦除模式信号svppi以及第二P型晶体管P2的栅极连接，第三N型晶体管N0的源极与第一全局字线信号GWL_b、第一P型晶体管P1的漏极和第一N型晶体管N1栅极连接。
第三P型晶体管P1具有漏极、栅极、源极以及衬底，第三P型晶体管P3的衬底中形成有N阱，第三P型晶体管P1的源极与第二P型晶体管P2的漏极、第三N型晶体管N0的漏极以及第一P型晶体管P0的栅极连接，第三P型晶体管P1的栅极与本地模式电压源SVPPX_b连接，第三P型晶体管P1的N阱与本地模式电压源SVPPX_b和第二P型晶体管P2的N阱连接，第三P型晶体管P1的漏极与第一全局字线信号GWL_b、第三N型晶体管N0的源极以及第一N型晶体管N1的栅极连接。
第三N型晶体管N0和第三P型晶体管P1用于将第一P型晶体管P0和第一N型晶体管N1的栅极分开。且第一P型晶体管P0和第一N型晶体管N1在本地X解码器30需要输出图5所示的擦除模式的未选择字线信号WL的状态时需要不同的偏压。
第一N型晶体管N1、第二N型晶体管N2、第三N型晶体管N0和第四N型晶体管N10的深N阱可以通过相应的接触插塞和/或金属互连线等方式连接在一起或者共用相同的深N阱，而第一N型晶体管N1、第二N型晶体管N2、第三N型晶体管N0和第四N型晶体管N10的三重P阱也可以通过相应的接触插塞和/或金属互连线等方式连接在一起或者共用相同的三重P阱。且当第一N型晶体管N1、第二N型晶体管N2、第三N型晶体管N0和第四N型晶体管N10共用相同的深N阱并共用相同的三重P阱时，第一N型晶体管N1、第二N型晶体管N2、第三N型晶体管N0和第四N型晶体管N10形成在相同的深N阱和三重P阱上，这样可以有利于节约第一N型晶体管N1、第二N型晶体管N2、第三N型晶体管N0和第四N型晶体管N10的占用面积，并增加电路集成密度。此外，对于本实施例中的任意一个N型晶体管，其衬底可以是P型衬底，深N阱形成在所述衬底中，三重P阱形成在深N阱中且三重P阱的顶部与所述深N阱的顶部相接，源极和漏极均形成在所述三重P阱中，在三重P阱的周围还可以形成有N阱，该N阱的部分顶部也与所述深N阱的顶部相接，三重P阱中在源极或漏极的外侧还可以形成有体区。
第二P型晶体管P2和第三P型晶体管P3的N阱可以通过相应的接触插塞和/或金属互连线等方式连接在一起或者共用相同的N阱，且当第二P型晶体管P2和第三P型晶体管P3共用相同的N阱时，第二P型晶体管P2和第三P型晶体管P3形成在相同的N阱上，这样可以有利于节约第二P型晶体管P2和第三P型晶体管P3的占用面积，并增加电路集成密度。
用于使得图5中所示的本地X解码器30能输出擦除模式下的未选字线信号WL的各信号的工作状态(即电压值)总结于下表1中，并同时在图5中示出了各信号的电压值，即图5中示出的本地X解码器30工作在能输出擦除模式下的未选字线信号WL的状态下。需要注意的是，未选擦除模式信号svppi仅在本地X解码器30输出擦除模式下的未选择字线信号WL时为0V，即svppi＝0V时能够和其它信号配合使得本地X解码器30输出擦除模式下的未选字线信号WL。扇区电压源SVEEX在此状态下为0V。
Figure BDA0002262757170000111
Figure BDA0002262757170000121
未选擦除模式信号svppi为了能使本地X解码器30输出擦除模式下的未选字线信号WL而提供0V电压，同时本地模式电压源SVPPX_b为9V，从而导通第二P型晶体管P2。本地模式电压源SVPPX_b通过导通的第二P型晶体管P2向第一P型晶体管P0的栅极提供9V电压，第三P型晶体管P0关断(或者说截止)，从而本地字线信号PWL(＝0V)无法通过第一P型晶体管P0传输。与此同时，第一N型晶体管N1、第二N型晶体管N2、第四N型晶体管N10和第三P型晶体管P1均截止，使得未选字线信号WL升至9V(该电压是从P0的栅极耦合而来)。这表示，本地X解码器30输出擦除模式下的未选字线信号WL时，因晶体管P0、P1、N0、N1、N2都关断，且未选字线信号WL可浮动至9V，所以在存储单元31的氧化物上不产生压差，从而可以避免阱干扰错误。
在图5所示的情形中，第四N型晶体管N10用于将第二N型晶体管N2栅氧上的压差(即栅源电压Vgs的绝对值)从18V降至接近9V，具体地，第四N型晶体管N10的截止，使得第二N型晶体管N2的源极电压接近于0V(该电压从第二N型晶体管N2的栅极耦合而来，且不超过-VT)，因此第二N型晶体管N2的栅源电压Vgs的绝对值接近为9V。由于未选字线信号WL可浮动至9V，因此与图2所示的现有技术本地X解码器2中的晶体管N10的源极和三重P阱沟槽的结上的反向偏压9V+VT相比，本实施例中的第四N型晶体管N10的源极(电平为9V)和三重P阱(即衬底，电平为VEXX＝-9V)之间形成的结上的反向偏压可高达9V+9V＝18V。因此，为了维持该第四N型晶体管N10上更高的所述反向偏压，需要降低第四N型晶体管N10的源极的N+离子注入剂量。
图6为本实施例的本地X解码器30工作在输出所选字线信号WL的状态下的示意图。其中，图6中示出了用于使得本地X解码器30能输出擦除模式下的所选字线信号WL的各信号的工作状态(即电压值)并将所述各信号的各工作状态总结于下表2中。需要注意的是，未选擦除模式信号svppi在此状态下为不等于0V的电压vppi，本实施例中在此状态下svppi＝vppi＝9V，扇区电压源VEEX＝-9V。
Figure BDA0002262757170000131
未选擦除模式信号svppi为了能使本地X解码器30输出擦除模式下的所选字线信号WL而提供9V电压，同时本地模式电压源SVPPX_b为9V，从而使第二P型晶体管P2截止(即关断)，并使第三N型晶体管N0导通。第一全局字线信号GWL_b通过第三N型晶体管N0向第一P型晶体管P0的栅极提供0V电压，以及向第一N型晶体管N1的栅极提供0V电压，同时扇区电压源SVEEX向第一N型晶体管N1的源极提供-9V电压，本地字线信号PWL(＝0V)向第一P型晶体管P0的源极提供0V电压，从而使第一N型晶体管N1导通，第一P型晶体管P0截止，本地字线信号PWL(＝0V)无法通过第一P型晶体管P0传输。与此同时，扇区电压源SVEEX通过导通的第一N型晶体管N1，向所选字线信号WL提供-9V的电压。这表示，所选字线信号WL的电压此时为-9V，进而使得存储单元31上用于擦除该存储单元31的擦除偏压为-9V-9V＝-18V。此外，在该情形中，第一P型晶体管P0的漏极(电平为SVEEX＝-9V)和衬底(电平为SVPPX_b＝9V)之间形成的结上的反向偏压为-9V-9V＝-18V，为因此，为了能够适应此更高的-18V反向偏压，需要降低漏极的P+离子注入剂量。
总之，本发明的本地X解码器在需要输出擦除模式下的未选字线信号WL时，其未选擦除检测单元含有的第三N型晶体管N0、第三P型晶体管P1和第二P型晶体管P2，能够解码单元中的第一P型晶体管P0截止，继而提高第一P型晶体管P0的栅极耦合至未选字线信号的电压(该电压为绝对值)，例如使得未选字线信号WL升至9V，从而可降低存储单元的存储晶体管的阱与未选字线信号WL之间的压差，且使得存储单元31的存储晶体管的栅氧上不产生压差，从而避免了阱干扰错误。此外，本发明还通过第四N型晶体管N10的降压作用让第二N型晶体管N2栅氧上的压差降低，从而消除本地X解码器内的可靠性弱点(即保证第二N型晶体管N2的栅氧的可靠性)。
此外，需要说明的是，上述实施例中，由于给出的相关信号的电压值较大，使得第二N型晶体管N2的源极必须需要通过串联第四N型晶体管N10来与第一P型晶体管P0的漏极连接，即第二N型晶体管N2的源极与第一P型晶体管P0的漏极是间接连接，第四N型晶体管N10的降压作用可以降低第二N型晶体管N2栅氧上的压差，保证第二N型晶体管N2的可靠性，但是本发明的技术方案并不仅仅限定于此，在本发明的其它实施例中，当给出的相关信号的电压值合适时，也可以省略第四N型晶体管N10，使得第二N型晶体管N2的源极与第一P型晶体管P0的漏极直接连接，且此时第二N型晶体管N2栅氧上的压差不会造成第二N型晶体管N2被击穿而损坏，能保证第二N型晶体管N2可靠性。
本领域技术人员可容易理解的是，在本发明技术内容范围内，还可对上述装置和方法做出各种修饰和变化。因此，以上公开内容应理解为仅由下附权利要求的范围和界限界定。

Claims (13)

1.一种存储系统的本地X解码器，其特征在于，包括：
解码单元，用于为所述存储系统的存储阵列中的存储单元生成字线信号；以及
与该解码单元连接的未选擦除检测单元，该未选擦除检测单元用于根据所述存储系统的擦除模式解码器生成的未选擦除模式信号，控制所述解码单元耦合至所述字线信号的电压，以在当所述存储单元在所述存储系统的擦除模式下未被选中时，使得所述字线信号能够浮动至与所述存储单元的阱相同的电平。
2.如权利要求1所述的本地X解码器，其特征在于，所述解码单元包括：
第一P型晶体管，包括与所述存储系统的本地字线信号连接的源极，与所述未选擦除检测单元的输出端连接的栅极，以及用于为所述存储单元生成所述字线信号的漏极；
第一N型晶体管，包括与所述第一P型晶体管的漏极连接的漏极，与所述存储系统的第一全局字线信号连接的栅极，以及与所述存储系统的扇区电压源连接的源极；以及
第二N型晶体管，包括与所述本地字线信号连接的漏极，与所述存储系统的第二全局字线信号连接的栅极，以及与所述第一P型晶体管的漏极连接的源极。
3.如权利要求2所述的本地X解码器，其特征在于，所述第一N型晶体管和第二N型晶体管的衬底均具有深N阱和三重P阱，所述第一N型晶体管和第二N型晶体管的深N阱均连接所述存储系统的第二电压源，所述第一N型晶体管和第二N型晶体管的三重P阱均连接所述存储系统的存储体模式电压源。
4.如权利要求3所述的本地X解码器，其特征在于，
所述未选擦除模式信号用于控制所述本地X解码器输出擦除模式下的字线信号；
所述存储体模式电压源用于为所述存储系统的存储阵列中的多个存储体当中的一个存储体选择工作模式；
所述扇区电压源用于从所述存储阵列中的多个存储体当中的一个存储体的多个扇区中选择一个扇区。
5.如权利要求2所述的本地X解码器，其特征在于，所述未选擦除检测单元包括：
第二P型晶体管，包括与所述存储系统的本地模式电压源连接的源极，与所述未选擦除模式信号连接的栅极，以及与所述第一P型晶体管的栅极连接的漏极，所述第二P型晶体管的漏极作为所述未选擦除检测单元的输出端；
第三N型晶体管，包括与所述第二P型晶体管的漏极连接的漏极，与所述未选擦除模式信号连接的栅极，以及与所述第一全局字线信号和所述第一N型晶体管的栅极连接的源极；以及
第三P型晶体管，包括与所述第二P型晶体管的漏极、所述第三N型晶体管的漏极以及所述第一P型晶体管的栅极连接的源极，与所述本地模式电压源连接的栅极，以及与所述第一全局字线信号、所述第三N型晶体管的源极以及所述第一N型晶体管的栅极连接的漏极。
6.如权利要求5的所述的本地X解码器，其特征在于，所述第二P型晶体管和第三P型晶体管的衬底均具有N阱，所述第二P型晶体管的N阱和第三P型晶体管的N阱均连接所述本地模式电压源，所述第三N型晶体管、所述第一N型晶体管和所述第二N型晶体管的衬底均具有深N阱和三重P阱，所述第三N型晶体管的深N阱、所述第一N型晶体管的深N阱和所述第二N型晶体管的深N阱均连接所述存储系统的第二电压源，所述第三N型晶体管的三重P阱、与所述第一N型晶体管的三重P阱和所述第二N型晶体管的三重P阱均连接所述存储系统的存储体模式电压源。
7.如权利要求5所述的本地X解码器，其特征在于，所述第三N型晶体管和第三P型晶体管用于将所述第一N型晶体管和第一P型晶体管的栅极分离开来。
8.如权利要求6所述的本地X解码器，其特征在于，所述本地模式电压源用于控制所述存储单元的擦除模式；所述存储体模式电压源用于为所述存储系统的存储阵列中的多个存储体当中的一个存储体选择工作模式；所述存储单元为NOR闪存单元。
9.如权利要求2所述的本地X解码器，其特征在于，所述第二N型晶体管的源极通过第四N型晶体管连接所述第一P型晶体管的漏极；所述第四N型晶体管包括：与所述第二N型晶体管的源极连接的漏极，与所述存储系统的第二电压源连接的栅极，以及与所述第一P型晶体管的漏极和第一N型晶体管的漏极连接的源极。
10.如权利要求9所述的本地X解码器，其特征在于，所述第四N型晶体管构造为该本地X解码器内的降压晶体管，用于降低所述第二N型晶体管的栅氧上的压差，所述第四N型晶体管、第一N型晶体管和第二N型晶体管的衬底均具有深N阱和三重P阱，所述第四N型晶体管的深N阱、所述第一N型晶体管的深N阱和所述第二N型晶体管的深N阱均连接所述第二电压源，所述第四N型晶体管的三重P阱、所述第一N型晶体管的三重P阱和第二N型晶体管的三重P阱均连连接所述存储系统的存储体模式电压源。
11.一种存储系统，其特征在于，包括：
包括存储单元的存储阵列；
擦除模式解码器，该擦除模式解码器用于生成未选擦除模式信号；
如权利要求1～10中任一项所述的本地X解码器，所述本地X解码器与所述存储单元和擦除模式解码器连接，所述本地X解码器用于根据所述未选擦除模式信号生成相应的字线信号；
其中，当所述存储单元在所述存储系统的擦除模式下未被选中时，所述字线信号能够悬空。
12.如权利要求11所述的存储系统，其特征在于，还包括：
用于生成第一电压源的电源；
用于根据所述第一电压源生成本地模式电压源的存储体解码器；与所述存储体解码器和所述本地X解码器连接的本地字线解码器，该本地字线解码器用于根据第二电压源生成所述本地字线信号；
与所述存储体解码器和本地X解码器连接的全局字线解码器，该全局字线解码器用于根据所述第二电压源，生成所述第一全局字线信号、第二全局字线信号和存储体模式电压源；
与所述本地X解码器连接的扇区解码器，该扇区解码器用于根据所述存储体模式电压源，生成所述扇区电压源；以及
与所述全局字线解码器和扇区解码器连接的存储体模式解码器，该存储体模式解码器用于在擦除模式下将所述全局字线解码器生成的所述存储体模式电压源传送给所述扇区解码器。
13.如权利要求12所述的存储系统，其特征在于，所述擦除模式解码器还连接所述存储体解码器和所述电源，所述擦除模式解码器用于根据所述第一电压源和所述本地模式电压源生成所述未选擦除模式信号。
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