CN110729210A - 半导体制造装置以及半导体器件的制造方法 - Google Patents

半导体制造装置以及半导体器件的制造方法 Download PDF

Info

Publication number
CN110729210A
CN110729210A CN201910634442.4A CN201910634442A CN110729210A CN 110729210 A CN110729210 A CN 110729210A CN 201910634442 A CN201910634442 A CN 201910634442A CN 110729210 A CN110729210 A CN 110729210A
Authority
CN
China
Prior art keywords
bare chip
abnormality
illumination
image
foreign matter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910634442.4A
Other languages
English (en)
Other versions
CN110729210B (zh
Inventor
小桥英晴
保坂浩二
松崎由树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jie Jin Science And Technology Ltd
Original Assignee
Jie Jin Science And Technology Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jie Jin Science And Technology Ltd filed Critical Jie Jin Science And Technology Ltd
Publication of CN110729210A publication Critical patent/CN110729210A/zh
Application granted granted Critical
Publication of CN110729210B publication Critical patent/CN110729210B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67121Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67132Apparatus for placing on an insulating substrate, e.g. tape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67144Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H01L21/67712Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations the substrate being handled substantially vertically
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H01L21/67721Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations the substrates to be conveyed not being semiconductor wafers or large planar substrates, e.g. chips, lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68721Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge clamping, e.g. clamping ring

Abstract

本发明提供一种半导体制造装置以及半导体器件的制造方法,其要解决的课题在于,在通过相机进行拍摄而检测到了裸芯片表面上的异常时,很难通过拍摄图像来判断该异常是裂痕还是因异物而引起的。该半导体制造装置具有拍摄裸芯片的拍摄装置;具有相对于拍摄装置的光学轴以小于45度的角度向裸芯片照射光的第一状态和以大于45度的角度向裸芯片照射光的第二状态的照明装置;以及控制拍摄装置和照明装置的控制装置。控制装置基于将照明装置设为第一状态并通过拍摄装置拍摄裸芯片而得到的第一图像、以及将照明装置设为第二状态并通过拍摄装置拍摄裸芯片而得到的第二图像,来识别裸芯片表面的异常。

Description

半导体制造装置以及半导体器件的制造方法
技术领域
本公开涉及半导体制造装置,能够应用于例如具有用于识别裸芯片的相机的芯片贴装机。
背景技术
在半导体器件的制造工序的一部分中包括将半导体裸芯片(以下,简称为裸芯片。)搭载于布线基板或引线框架等(以下,简称为基板。)上并形成封装的工序,在形成封装的工序的一部分中包括从半导体晶片(以下,简称晶片)分割出裸芯片的工序(切割工序)、以及将分割出的裸芯片搭载于基板上的贴装工序。在贴装工序中使用的半导体制造装置是芯片贴装机。
芯片贴装机是以焊料、镀金、树脂作为接合材料并将裸芯片贴装在基板或者已经贴装了的裸芯片上(搭载并粘接)的装置。在将裸芯片贴装在例如基板的表面的芯片贴装机中反复进行如下的动作(作业),即用被称为筒夹的吸附喷嘴从晶片吸附并拾取裸芯片,并将该裸芯片搬运至基板上,施加按压力并且加热接合材料从而进行贴装。筒夹是具有吸附孔并抽吸空气来吸附保持裸芯片的保持工具,具有与裸芯片同等程度的大小。
在切割工序中,有时会因切割时的切削阻力等而导致在裸芯片上产生从截断面向内部延伸的裂痕。
现有技术文献
专利文献
专利文献1:日本特开2017-117916号公报
当通过相机进行拍摄而检测到了裸芯片表面上的异常时,很难通过拍摄图像来判断该异常是裂痕等还是因异物而引起的。
发明内容
本公开的课题在于,提供能够区分识别异物和裂痕的技术。
其他的课题和新颖的特征可根据本说明书的描述和附图而变得明确。
将本公开中的代表性的概要简单说明如下。
即,半导体制造装置具有:拍摄装置,其拍摄裸芯片;照明装置,其具有相对于所述拍摄装置的光学轴以小于45度的角度向所述裸芯片照射光的第一状态、以及相对于所述拍摄装置的光学轴以大于45度的角度向所述裸芯片照射光的第二状态;以及控制装置,其控制所述拍摄装置和所述照明装置。所述控制装置基于将所述照明装置设为所述第一状态并通过所述拍摄装置拍摄所述裸芯片而得到的第一图像、以及将所述照明装置设为所述第二状态并通过所述拍摄装置拍摄所述裸芯片而得到的第二图像,来识别所述裸芯片的表面的异常。
发明效果
根据上述半导体制造装置,能够区分识别异物与裂痕。
附图说明
图1是拍摄裸芯片的异常而得到的图像。
图2是说明实施方式的区分异物和裂痕的原理的图,图2的(A)是示出高角度照明的状态的图,图2的(B)是示出低角度照明的状态的图,图2的(C)是示出高角度照明的状态下的拍摄图像的图,图2的(D)是示出低角度照明的状态下的拍摄图像的图。
图3是说明将各检测出的坐标进行比较的方法的图,图3的(A)是基于高角度照明的检测图像,图3的(B)是基于低角度照明的检测图像。
图4是说明图像差分方法的图,图4的(A)是基于高角度照明的检测图像,图4的(B)是基于低角度照明的检测图像,图4的(C)是图4的(A)的图像与图4的(B)的图像的差分图像。
图5是区分识别异物与裂痕的表面检查的流程图。
图6是示出实施例的芯片贴装机的结构例的概略俯视图。
图7是说明在图6中从箭头A方向观察时的概略结构的图。
图8是示出图6的裸芯片供给部的结构的外观立体图。
图9是示出图8的裸芯片供给部的主要部分的概略剖视图。
图10是示出晶片识别相机(摄像头)的照明装置的配置的图。
图11是示出图6的芯片贴装机的控制系统的概略结构的框图。
图12是说明图6的芯片贴装机的芯片贴装工序的流程图。
附图标记说明如下:
10 芯片贴装机
1 裸芯片供给部
13 顶推单元
2 拾取部
24 晶片识别相机
3 中间载台部
31 中间载台
32 载台识别相机
4 贴装部
41 贴装头
42 筒夹
44 基板识别相机
5 搬运部
51 基板搬运爪
8 控制部
S 基板
BS 贴装载台
D 裸芯片
P 封装区域
CA 相机
LE 照明
OS 光学系统
具体实施方式
以下,针对实施方式和实施例,使用附图来进行说明。其中,在以下的说明中,有时会对同一构成要素赋予同一附图标记并省略重复的说明。另外,为了使说明更加明确,有时附图与实际的形态相比,针对各部分的宽度、厚度、形状等示意性地示出,但只不过是一例,并不限定对本发明的解释。
首先,针对本申请发明人所研究的技术,用图1进行说明。图1是拍摄裸芯片的异常而得到的图像。
当通过相机进行拍摄而检测到了裸芯片表面上的异常AB时,很难通过拍摄图像来判断该异常AB是裂痕等还是因异物而引起的。特别是因为纤维状的异物和裂痕都是线形状的缘故。
在设计利用相机的拍摄图像的裂痕检查功能的情况下,该照明结构有“将背景设置得较亮而将想要观察的物体拍摄得较暗”的明视野方式、以及“将背景设置得较暗而将想要观察的物体拍摄得较亮”暗视野方式。
通常,在检查微小的损伤的情况下,暗视野更适合。若裸芯片表面近似于镜面,为了在暗视野下进行检查,使用斜射照明较好。问题是如何决定该入射角。在为裂痕的情况下,斜射照明的入射角尽量接近光学系统的轴(使入射角尽量接近于0度)更容易使裂痕发光。与之相对地,裸芯片表面上的异物比较能够不依赖于照明的入射角而使该异物发光。在实施方式中,利用该性质来区分异物与裂痕。
接着,针对实施方式的区分异物与裂痕的原理,使用图2进行说明。图2是说明实施方式的区分异物与裂痕的原理的图,图2的(A)是示出高角度照明的状态的图,图2的(B)是示出低角度照明的状态的图,图2的(C)是示出高角度照明的状态下的拍摄图像的图,图2的(D)是示出低角度照明的状态下的拍摄图像的图。
此处,高角度是指相对于光学轴的入射角(θ)小于45度(θ<45度),低角度是指入射角(θ)超过45度(θ>45度)。
如图2的(A)、(B)所示,将作为拍摄装置的相机CA和光学系统OS配置为与裸芯片D的表面垂直。即,将光学轴设置为与裸芯片D的表面垂直。照明LE以相对于光学轴的规定的角度照射裸芯片D。
如图2的(A)所示,当将照明LE设置为高角度(减小入射角(θ))时,如图2的(C)所示,裂痕CR和异物FM双方发光。如图2的(B)所示,当将照明LE设置为低角度(增大入射角(θ))时,如图2的(D)所示,仅异物FM发光。
接着,针对异物部与裂痕部的分离方法,使用图3进行说明。图3是说明将各检测出的坐标进行比较的方法的图,图3的(A)是基于高角度照明的检测图像,图3的(B)是基于低角度照明的检测图像。
如图3的(A)所示,在基于高角度照明的检测图像中,检测异物和裂痕。如图3的(B)所示,在基于低角度照明的检测图像中,仅检测异物。由于高角度照明与低角度照明中的照明不同,所以检测坐标不一定是相同。因此,为了判断是否在附近,设定半径来判断是否是相同的。由于在图3的(B)中的异常C的中心坐标位于异常C’的中心坐标的规定半径内的情况下,异常C与异常C’是相同的,所以判断为异物。异常A、B被判断为裂痕。
接着,针对作为异物部与裂痕部的其他分离方法的图像差分方法,使用图4进行说明。图4是说明图像差分方法的图,图4的(A)是基于高角度照明的检测图像,图4的(B)是基于低角度照明的检测图像,图4的(C)是图4的(A)的图像与图4的(B)的图像的差分图像。
如图4的(A)所示,在基于高角度照明的检测图像中,检测异物与裂痕。如图4的(B)所示,在基于低角度照明的检测图像中,仅检测异物。对图4的(B)的异常C’进行扩展处理,与图4的(A)的高角度照明的图像进行差分处理。如图4的(C)所示,若有剩余的部分,则判断为裂痕。因此,异常A、B被判断为裂痕。
接着,针对实施方式的效果进行说明。若由相机检测出的该线形状的异常是裂痕,则无论其大小如何,都是不良品。但是,若是异物,则作为对象的裸芯片是良品的可能性较高,在这种情况下,只要清除异物就能够作为良品进行生产。通过自动地区分上述情况,不需要每次都使操作者介入,另外也能够自动地进行高效的异物去除处理。针对该动作流程,使用图5进行说明。图5是区分识别异物与裂痕的表面检查的流程图。
通过图2的(A)的高角度照明和图2的(B)的低角度照明,拍摄裸芯片D的表面上并进行检查(步骤S1)。判定是否有如图2的(C)、(D)所示的异常(步骤S2)。在没有异常的情况下(否的情况),直接加工(步骤S3)。在有异常的情况下(是的情况),通过图3的坐标比较或者图4的图像差分,判断异常是异物还是裂痕(步骤S4)。在是裂痕的情况下,不进行将有异常的裸芯片拾取等的加工处理而是跳跃到下一个裸芯片,或者当作有错误而停止(步骤S5)。
在是异物的情况下进行吹气或者吸气等的异物去除处理(步骤S6),重新检查裸芯片表面上(步骤S7)。在没有异常的(被判定为良品)情况下,直接加工(步骤S8)。在被判定为异常的情况下,判定重新检查(异物去除处理)是否达到规定次数(步骤S9)。在为是的情况下,不进行将有异常的裸芯片拾取等的加工处理而是跳跃到下一个裸芯片,或者当作有错误而停止(步骤SA)。在为否的情况下,返回步骤S6。
只要能够判断是异物还是裂痕,则能够嵌入如上所述的算法,可减少跳过良品的概率。此外,不需要进行多次不良品的重新检查或异物去除处理,生产效率变高。即,能够对于表面的异常判断是异物还是裂痕,能够抢救大量的良品,因此能够提高良率。此外,能够抑制因产品异常的检测而导致的装置停止,因此能够提高装置的MTBF(Mean Time BetweenFailures:平均故障间隔时间)。
另外,当通过相机进行拍摄来检测裸芯片表面上的异常时,很难通过拍摄图像来判断该异常是损伤还是因异物引起的异常,当通过相机进行拍摄来检测基板表面上的异常时,很难通过拍摄图像来判断该异常是损伤还是因异物而引起的。在实施方式中,对裸芯片表面上的异物与裂痕进行区分识别,但是并不限定于裸芯片表面,也可以区分识别例如贴装有裸芯片的基板或引线框架上的异物与损伤,还可以区分识别裸芯片表面上的异物与损伤。
[实施例]
图6是示出实施例的芯片贴装机的结构的概略俯视图。图7是说明在图6中从箭头A方向观察时的概略结构的图。
芯片贴装机10大体上具有:裸芯片供给部1、拾取部2、中间载台部3、贴装部4、搬运部5、基板供给部6、基板搬出部7、以及监视并控制各部分的动作的控制部8,该裸芯片供给部1供给在印刷有一个或者多个最终成为一个封装的产品区域(以下,称为封装区域P)的基板S上安装的裸芯片D。Y轴方向是芯片贴装机10的前后方向,X轴方向是左右方向。裸芯片供给部1被配置于芯片贴装机10的前侧,贴装部4被配置于内侧。
首先,裸芯片供给部1供给安装在基板S的封装区域P的裸芯片D。裸芯片供给部1具有保持晶片11的晶片保持台12、以及从晶片11顶推裸芯片D的由虚线示出的顶推单元13。裸芯片供给部1通过未图示的驱动单元在XY方向上移动,并使拾取的裸芯片D移动至顶推单元13的位置。
拾取部2具有:拾取裸芯片D的拾取头21,使拾取头21在Y方向上移动的拾取头的Y驱动部23,以及使筒夹22升降、旋转以及在X方向上移动的未图示的各驱动部。拾取头21具有将被顶推的裸芯片D吸附保持于前端的筒夹22(也参照图7),从裸芯片供给部1拾取裸芯片D;并载置于中间载台31。拾取头21具有用于使筒夹22升降、旋转以及X方向移动的未图示的各驱动部。
中间载台部3具有暂时地载置裸芯片D的中间载台31、以及用于识别中间载台31上的裸芯片D的载台识别相机32。
贴装部4从中间载台31拾取裸芯片D,并将该裸芯片D贴装在搬运来的基板S的封装区域P上,或者以层叠的形式贴装于已经被贴装在基板S的封装区域P上的裸芯片的上方。贴装部4具有:贴装头41,其与拾取头21同样地将裸芯片D吸附保持于前端的筒夹42(也参照图7);Y驱动部43,其使贴装头41在Y方向上移动;基板识别相机44,其拍摄基板S的封装区域P的位置识别标记(未图示)来识别贴装位置。
通过如这样的结构,贴装头41基于载台识别相机32的拍摄数据来修正拾取位置/姿势,从中间载台31拾取裸芯片D,基于基板识别相机44的拍摄数据来将裸芯片D贴装于基板。
搬运部5具有抓着基板S进行搬运的基板搬运爪51、以及供基板S移动的搬运轨道52。基板S通过沿着搬运轨道52设置的未图示的滚珠丝杠驱动设置于搬运轨道52的基板搬运爪51的未图示的滚珠丝杠来移动。
通过如这样的结构,基板S从基板供给部6沿着搬运轨道52而移动至贴装位置,在贴装后移动到基板搬出部7,将基板S移交至基板搬出部7。
控制部8具有用于保存对芯片贴装机1O的各部分的动作进行监视并控制的程序(软件)的存储器、以及用于执行存储器中保存的程序的中央处理装置(CPU)。
接着,针对裸芯片供给部1的结构,使用图8、9进行说明。图8是示出图6的裸芯片供给部的结构的外观立体图。图9是示出图8的裸芯片供给部的主要部分的概略剖视图。
裸芯片供给部1具有在水平方向(XY方向)上移动的晶片保持台12、以及在上下方向上移动的顶推单元13。晶片保持台12具有保持晶片环14的扩展环15、以及将保持在晶片环14上且粘接有多个裸芯片D的切割带16在水平方向上定位的支承环17。顶推单元13配置在支承环17的内侧。
裸芯片供给部1在顶推裸芯片D时,使保持有晶片环14的扩展环15下降。其结果是,保持在晶片环14上的切割带16被拉伸,裸芯片D的间隔变宽,由顶推单元13从裸芯片D的下方顶推裸芯片D,提高裸芯片D的拾取性。另外,随着变薄化,用于将裸芯片粘接于基板的粘接剂从液态变为薄膜状,在晶片11与切割带16之间贴附被称为裸芯片粘片膜(DAF)18的薄膜状的粘接材料。在具有裸芯片粘片膜18的晶片11中,切割是对晶片11和裸芯片粘片膜18进行的。因此,在剥离工序中,将晶片11和裸芯片粘片膜18从切割带16剥离。另外,此后,忽略裸芯片粘片膜18的存在地进行说明
芯片贴装机10具有:晶片识别相机24,其识别晶片11上的裸芯片D的姿势;载台识别相机32,其识别载置于中间载台31的裸芯片D的姿势;基板识别相机44,其识别贴装载台BS上的安装位置。必需修正识别相机间的姿势偏差的是,与贴装头41进行的拾取相关的载台识别相机32、以及与贴装头41进行的向安装位置的贴装相关的基板识别相机44。在本实施例中,一并利用与晶片识别相机24、载台识别相机32、基板识别相机44、以及在后文说明的照明装置,来进行裸芯片D的表面检查。
接着,针对表面检查的照明,使用图10进行说明。图10是示出晶片识别相机的照明装置的配置的图。
将晶片识别相机24配置为与晶片11(裸芯片D)的表面垂直。即,将光学轴设置为与晶片11(裸芯片D)的表面垂直。照明LE1、LE2是斜射照明,相对于光学轴以规定的角度照射于晶片11(裸芯片D)。
照明LE1是斜射照明,与实施方式的高角度照明对应,入射角(θ1)优选为5~15度。控制部8能够控制照明LE1的点亮和熄灭,在高角度照明的情况下点亮照明LE1,在低角度照明的情况下熄灭照明LE1。通过这样,与图2的(C)同样地,裂痕CR与异物FM双方发光。
照明LE2是斜射照明,与实施方式的低角度照明对应,入射角(θ2)优选为75~85度。控制部8能够控制照明LE2的点亮和熄灭,在高角度照明的情况下熄灭照明LE2,在低角度照明的情况下点亮照明LE2。通过这样,与图2的(D)同样地,仅异物FM发光。
载台识别相机32和基板识别相机44的照明装置也与晶片识别相机24的照明装置同样。
接着,针对控制部8,使用图11进行说明。图11是示出图6的芯片贴装机的控制系统的概略结构的框图。控制系统80具有控制部8、驱动部86、信号部87以及光学系统88。控制部8大体上具有:主要由CPU(Central Processor Unit,中央处理器)构成的控制/运算装置81、存储装置82、输入输出装置83、总线84以及电源部85。存储装置82具有存储有处理程序等的由RAM构成的主存储装置82a、以及存储有控制所需要的控制数据和/或图像数据等的由HDD或SSD等构成的辅助存储装置82b。输入输出装置83具有:用于显示装置状态或信息等的监视器83a、用于输入操作员的指示的触摸面板83b、用于操作监视器的鼠标83c、以及用于获取来自光学系统88的图像数据的图像获取装置83d。此外,输入输出装置83具有用于控制裸芯片供给部1的XY平台(未图示)或贴装头平台的ZY驱动轴等的驱动部86的监视器控制装置83e、以及用于从各种传感器信号或照明装置等的开关等的信号部87获取或控制信号的I/O信号控制装置83f。在光学系统88中包括晶片识别相机24、载台识别相机32、以及基板识别相机44。控制/运算装置81经由总线84获取需要的数据并进行运算,进行拾取头21等的控制或向监视器83a等发送信息。
控制部8经由图像获取装置83d,将由晶片识别相机24、载台识别相机32和基板识别相机44拍摄的图像数据保存于存储装置82。通过基于所保存的图像数据进行编程而得到的软件,利用控制/运算装置81来进行裸芯片D和基板S的封装区域P的定位、以及裸芯片D和基板S的表面检查。基于控制/运算装置81所计算出的裸芯片D和基板S的封装区域P的位置,通过软件经由监视器控制装置83e来使驱动部86移动。通过这种工艺进行晶片上的裸芯片的定位,由拾取部2和贴装部4的驱动部进行动作,从而将裸芯片D贴装在基板S的封装区域P上。所使用的晶片识别相机24、载台识别相机32和基板识别相机44是灰度等级、彩色等,并将光强度数值化。
接着,图12是说明图6的芯片贴装机中的芯片贴装工序的流程图。
在实施例的芯片贴装工序中,首先,控制部8将保持有晶片11的晶片环14从晶片盒取出并载置于晶片保持台12上,将晶片保持台12搬运到进行裸芯片D的拾取的基准位置(晶片加载(工序P1))。接下来,控制部8根据由晶片识别相机24获取的图像进行微调整,以使晶片11的配置位置与其基准位置准确一致。
接着,控制部8使载置了晶片11的晶片保持台12以规定节距进行节距移动并保持水平,由此将最初要拾取的裸芯片D配置于拾取位置(裸芯片搬运(工序P2))。预先由探测器等的检查装置对晶片11的每一个裸芯片进行检查,针对每一个裸芯片生成用于表示良好或不良的映射数据,并将该映射数据存储于控制部8的存储装置82中。作为拾取对象的裸芯片D是良品还是不良品的判定是根据映射数据进行的。在裸芯片D是不良品的情况下,控制部8使载置有晶片11的晶片保持台12以规定节距进行节距移动,接着将所拾取的裸芯片D配置于拾取位置,并跳过作为不良品的裸芯片D。
控制部8利用由晶片识别相机24拍摄作为拾取对象的裸芯片D的主面(上表面),并根据所获取的图像来计算作为拾取对象的裸芯片D相对于上述拾取位置的位置偏差量。控制部8基于该位置偏差量使载置有晶片11的晶片保持台12移动,并将作为拾取对象的裸芯片D准确地配置于拾取位置(裸芯片定位(工序P3))。
接下来,控制部8根据由晶片识别相机24获取的图像进行裸芯片D的表面检查(工序P4)。控制部8进行图5的步骤S1~SA的处理。此处,在判定为裸芯片D的表面没有问题的情况下,控制部8进入下一个工序(后述的工序P9),但是在判定为有问题的情况下,进行跳过处理或者错误停止。在跳过处理中,跳到裸芯片D的工序P9以后,使载置有晶片11的晶片保持台12以规定节距进行节距移动,接着将所拾取的裸芯片D配置于拾取位置。
控制部8利用基板供给部6将基板S载置于搬运轨道52(基板加载(工序P5))。控制部8使抓着基板S并搬运的基板搬运爪51移动至贴装位置(基板搬运(工序P6))。
由基板识别相机44拍摄基板来进行定位(基板定位(工序P7))。
接下来,控制部8根据由基板识别相机44获取的图像,对基板S的封装区域P进行表面检查(工序P8)。此处,控制部8判定在表面检查中是否有问题,在判定为基板S的封装区域P的表面没有问题的情况下,进入下一个工序(后述的工序P9),在判定为有问题的情况下,通过目视来确认表面图像或者进行更高灵敏度的检查或改变照明条件等的检查,在有问题的情况下跳过处理,在没有问题的情况下,进行下一个工序的处理。在跳过处理中,跳过针对基板S的封装区域P的该标签(tab)的工序P10以后的工序,并对基板加工信息进行不良登记。
控制部8在利用裸芯片供给部1将作为拾取对象的裸芯片D准确地配置于拾取位置之后,利用具有筒夹22的拾取头21从切割带16拾取(裸芯片处理(工序P9))裸芯片D,并载置于中间载台31(工序P10)。控制部8通过载台识别相机32进行拍摄,来对载置于中间载台31的裸芯片的姿势偏差(旋转偏差)进行检测(裸芯片的位置检查(工序P11))。在有姿势偏差的情况下,控制部8利用设置于中间载台31的旋转驱动装置(未图示)使中间载台31在与包含安装位置的安装面平行的面上旋转,来修正姿势偏差。
控制部8根据由载台识别相机32获取的图像进行裸芯片D的表面检查(工序P12)。控制部8进行图5的步骤S1~SA的处理。此处,在判定为裸芯片D的表面没有问题的情况下,控制部8进入下一个工序(后述的工序P13),但是在判定为有问题的情况下,跳过处理或者错误停止。在跳过处理中,将该裸芯片载置于未图示的不良品托盘等,跳过裸芯片D的工序P13以后,使载置有晶片11的晶片保持台12以规定节距进行节距移动,接着将所拾取的裸芯片D载置于拾取位置。
控制部8利用具有筒夹42的贴装头41从中间载台31拾取裸芯片D,将裸芯片贴装于基板S的封装区域P或者已经被贴装在基板S的封装区域P的裸芯片上(裸芯片贴合(工序P13))。
在贴装了裸芯片D之后,控制部8检查其贴装位置是否准确(裸芯片与基板的相对位置检查(工序P14))。此时,与后述的裸芯片的对位同样地,求出裸芯片的中心与标签的中心,并检查相对位置是否准确。
接下来,控制部8根据由基板识别相机44获取到的图像,对裸芯片D和基板S进行表面检查(工序P15)。控制部8进行图5的步骤S1~SA的处理。此处,在判定为裸芯片D的表面没有问题的情况下,控制部8进入下一个工序(后述的工序P9),在判定为有问题的情况下,进行跳过处理或者错误停止。在跳过处理中,在基板加工信息中进行不良登记。
以后,按照同样的过程,将裸芯片D一个一个地贴装于基板S的封装区域P。当一个基板的贴装完成时,由基板搬运爪51将基板S移动至基板搬出部7(基板搬运(工序P16)),并将基板S移交给基板搬出部7(基板卸载(工序P17))。
以后,按照同样的过程,将裸芯片D一个一个地从切割带16剥离(工序P9)。当除了不良品以外的全部裸芯片D的拾取完成时,将以晶片11的外形保持这些裸芯片D的切割带16以及晶片环14等卸载至晶片盒(工序P18)。
裂痕的表面检查在作为进行裸芯片位置识别之处的裸芯片供给部、中间载台以及贴装载台中的至少一处进行,更加优选在全部场所进行。若在裸芯片供给部中进行,则能够较快地检测裂痕。若在中间载台上进行,则能够在贴装前检测到在裸芯片供给部没有检测到的裂痕或者在拾取工序以后产生的裂痕(在贴装工序之前没有显现的裂痕)。此外,若在贴装载台上进行,则能够在用于层叠下一个裸芯片的贴装前或者在排出基板前检测在裸芯片供给部和中间载台没有检测到的裂痕(在贴装工序之前没有显现的裂痕)或者在贴装工序以后产生的裂痕。
以上,基于实施方式和实施例具体地说明由本发明的发明人作出的发明,但是本发明并不限定于上述实施例和变形例,当然能够进行各种各样的变更。
例如,虽然在实施例中说明了设置高角度照明用斜射照明和低角度照明用斜射照明这两种照明,但是也可以移动一个斜射照明来作为高角度照明和低角度照明。
此外,也可以设为高角度照明利用同轴照明,低角度照明利用斜射照明。
此外,在实施例中,在裸芯片位置识别之后进行裸芯片外观检查识别,但是也可以在裸芯片外观检查识别之后进行裸芯片位置识别。
此外,在实施例中,在晶片的背面贴附DAF,但是也可以没有DAF。
此外,在实施例中,分别具有一个拾取头和贴装头,但是也可以分别具有2个以上。此外,在实施例中,具有中间载台,但是也可以没有中间载台。在这种情况下,拾取头和贴装头也可以兼用。
此外,在实施例中,将裸芯片的表面朝上进行贴装,但是也可以在拾取裸芯片后,使裸芯片的表背反转,并将裸芯片的背面朝上进行贴装。在这种情况下,也可以不设置中间载台。该装置被称为倒装芯片贴装机。
此外,在实施例中,具有贴装头,但是也可以没有贴装头。在这种情况下,所拾取的裸芯片被载置于容器等。该装置被称为拾取装置。

Claims (17)

1.一种半导体制造装置,其特征在于,具有:
拍摄装置,其拍摄裸芯片;
照明装置,其具有相对于所述拍摄装置的光学轴以小于45度的角度向所述裸芯片照射光的第一状态、以及相对于所述拍摄装置的光学轴以大于45度的角度向所述裸芯片照射光的第二状态;以及
控制装置,其控制所述拍摄装置和所述照明装置,
所述控制装置基于将所述照明装置设为所述第一状态并通过所述拍摄装置拍摄所述裸芯片而得到的第一图像、以及将所述照明装置设为所述第二状态并通过所述拍摄装置拍摄所述裸芯片而得到的第二图像,来识别所述裸芯片的表面的异常。
2.如权利要求1所述的半导体制造装置,其特征在于,
所述照明装置具有第一斜射照明和第二斜射照明,
所述控制装置通过点亮所述第一斜射照明,熄灭所述第二斜射照明,将所述照明装置设为所述第一状态,
所述控制装置通过熄灭所述第一斜射照明,点亮所述第二斜射照明,将所述照明装置设为所述第二状态。
3.如权利要求1所述的半导体制造装置,其特征在于,
所述控制装置将在所述第二图像中识别出的异常作为异物,将在所述第一图像中识别出的异常中的除了在所述第二图像中识别出的异常以外的异常识别为裂痕。
4.如权利要求3所述的半导体制造装置,其特征在于,
在所述第一图像的异常部分的中心坐标位于所述第二图像的异常部分的中心坐标的规定关系内的情况下,所述控制装置将异常部分判断为异物。
5.如权利要求3所述的半导体制造装置,其特征在于,
所述控制装置对所述第二图像的异常部分进行扩展处理,并与所述第一图像进行差分处理,将剩余的部分判断为裂痕。
6.如权利要求1所述的半导体制造装置,其特征在于,
所述半导体制造装置还具有裸芯片供给部,所述裸芯片供给部具有晶片环支架,所述晶片环支架保持贴附有所述裸芯片的切割带,
所述控制装置利用所述拍摄装置和所述照明装置来拍摄贴附于所述切割带的所述裸芯片。
7.如权利要求1所述的半导体制造装置,其特征在于,
所述半导体制造装置还具有贴装头,所述贴装头将所述裸芯片贴装于基板或者贴装于已经贴装的裸芯片上,
所述控制装置利用所述拍摄装置和所述照明装置来拍摄贴装于所述基板或者裸芯片上的裸芯片。
8.如权利要求1所述的半导体制造装置,其特征在于,
拾取头,其拾取所述裸芯片;以及
中间载台,其载置有所述拾取的裸芯片,
所述控制装置利用所述拍摄装置和所述照明装置来拍摄载置于所述中间载台上的裸芯片。
9.如权利要求3所述的半导体制造装置,其特征在于,
还具有进行吹气或者吸取的异物除去装置,
在所述控制装置判断为所述异常是所述异物的情况下,利用所述异物除去装置来进行所述异物的除去处理。
10.一种半导体器件的制造方法,其特征在于,包括:
(a)准备权利要求1~5中任一项所述半导体制造装置的工序;
(b)搬入晶片环支架的工序,所述晶片环支架保持贴附有裸芯片切割带;
(c)搬入基板的工序;
(d)拾取所述裸芯片的工序;以及
(e)将拾取的所述裸芯片贴装于所述基板或者贴装于已经贴装在所述基板的裸芯片上的工序。
11.如权利要求10所述的半导体器件的制造方法,其特征在于,
在所述(d)工序中,将拾取的所述裸芯片载置于中间载台,
在所述(e)工序中,拾取载置于所述中间载台的裸芯片。
12.如权利要求10所述的半导体器件的制造方法,其特征在于,
在所述(d)工序之前还包括(g)工序,在该(g)工序中,利用所述拍摄装置和所述照明装置来进行所述裸芯片的表面检查。
13.如权利要求10所述的半导体器件的制造方法,其特征在于,
在所述(e)工序之后还包括(h)工序,在该(h)工序中,利用所述拍摄装置和所述照明装置来进行所述裸芯片的表面检查。
14.如权利要求11所述的半导体器件的制造方法,其特征在于,
在所述(d)工序之后且在所述(e)工序之前还包括(i)工序,在该(i)工序中,利用所述拍摄装置和所述照明装置来进行所述裸芯片的表面检查。
15.如权利要求12所述的半导体器件的制造方法,其特征在于,
所述(g)工序包括:
(g1)工序,判断是否存在所述裸芯片的表面上的异常;
(g2)工序,在所述裸芯片的表面上有异常的情况下,判断所述异常是异物还是裂痕;
(g3)工序,在所述异常是所述裂痕的情况下,进行跳过处理或者错误停止处理;以及
(g4)工序,在所述异常是所述异物的情况下,进行异物去除处理。
16.如权利要求13所述的半导体器件的制造方法,其特征在于,
所述(h)工序包括:
(h1)工序,判断所述裸芯片的表面上是否有异常;
(h2)工序,在所述裸芯片的表面上有异常的情况下,判断所述异常是异物还是裂痕;
(h3)工序,在所述异常是所述裂痕的情况下,进行跳过处理或者错误停止处理;以及
(h4)工序,在所述异常是所述异物的情况下,进行异物去除处理。
17.如权利要求14所述的半导体器件的制造方法,其特征在于,
所述(i)工序包括:
(i1)工序,判断所述裸芯片的表面上是否有异常;
(i2)工序,在所述裸芯片的表面上有异常的情况下,判断所述异常是异物还是裂痕;
(i3)工序,在所述异常是所述裂痕的情况下,进行跳过处理或者错误停止处理;以及
(i4)工序,在所述异常是所述异物的情况下,进行异物去除处理。
CN201910634442.4A 2018-07-17 2019-07-12 半导体制造装置以及半导体器件的制造方法 Active CN110729210B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-133873 2018-07-17
JP2018133873A JP7102271B2 (ja) 2018-07-17 2018-07-17 半導体製造装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN110729210A true CN110729210A (zh) 2020-01-24
CN110729210B CN110729210B (zh) 2023-09-26

Family

ID=69170034

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910634442.4A Active CN110729210B (zh) 2018-07-17 2019-07-12 半导体制造装置以及半导体器件的制造方法

Country Status (4)

Country Link
JP (1) JP7102271B2 (zh)
KR (1) KR102219591B1 (zh)
CN (1) CN110729210B (zh)
TW (1) TWI729397B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7239507B2 (ja) 2020-01-30 2023-03-14 株式会社日立製作所 アラート出力タイミング制御装置、アラート出力タイミング制御方法、アラート出力タイミング制御プログラム
JP7373436B2 (ja) * 2020-03-09 2023-11-02 ファスフォードテクノロジ株式会社 ダイボンディング装置および半導体装置の製造方法
JP7437987B2 (ja) 2020-03-23 2024-02-26 ファスフォードテクノロジ株式会社 ダイボンディング装置および半導体装置の製造方法
JP2022026730A (ja) 2020-07-31 2022-02-10 ファスフォードテクノロジ株式会社 ダイボンディング装置および半導体装置の製造方法
JP2022182232A (ja) 2021-05-28 2022-12-08 ファスフォードテクノロジ株式会社 ダイボンディング装置および半導体装置の製造方法
TW202345252A (zh) 2022-01-06 2023-11-16 日商捷進科技有限公司 半導體製造裝置、檢查裝置及半導體裝置的製造方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57132044A (en) * 1981-02-10 1982-08-16 Hitachi Metals Ltd Discriminating method of surface defect
JPS6279335A (ja) * 1985-10-03 1987-04-11 Hitachi Ltd 欠陥検査方法及びその装置
JPH07151693A (ja) * 1993-11-30 1995-06-16 Electroplating Eng Of Japan Co 外観検査方法及びそれに用いる外観検査装置
JP2000162141A (ja) * 1998-11-27 2000-06-16 Hitachi Ltd 欠陥検査装置および方法
JP2001118899A (ja) * 1999-10-19 2001-04-27 Mitsubishi Electric Corp 異物及びパターン欠陥検査装置
CN1407334A (zh) * 2001-09-10 2003-04-02 株式会社荏原制作所 检测设备和器件制造方法
JP2003098111A (ja) * 2000-09-21 2003-04-03 Hitachi Ltd 欠陥検査方法およびその装置
JP2008270278A (ja) * 2007-04-16 2008-11-06 Nec Electronics Corp 半導体製造装置および半導体装置の製造方法
KR20090126066A (ko) * 2008-06-03 2009-12-08 삼성테크윈 주식회사 회로기판 검사용 조명 장치 및 이를 구비한 회로기판 검사장치
JP2010223964A (ja) * 2010-04-26 2010-10-07 Hitachi Ltd 欠陥検査装置およびその方法
JP2017117916A (ja) * 2015-12-24 2017-06-29 ファスフォードテクノロジ株式会社 半導体製造装置および半導体装置の製造方法
CN107180772A (zh) * 2016-03-11 2017-09-19 捷进科技有限公司 芯片贴装装置以及半导体器件的制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6157837A (ja) * 1984-08-30 1986-03-24 Toshiba Corp 外観検査装置
US6547409B2 (en) * 2001-01-12 2003-04-15 Electroglas, Inc. Method and apparatus for illuminating projecting features on the surface of a semiconductor wafer
US6864971B2 (en) * 2001-03-27 2005-03-08 Isoa, Inc. System and method for performing optical inspection utilizing diffracted light
KR100537684B1 (ko) * 2001-09-19 2005-12-20 올림푸스 가부시키가이샤 반도체웨이퍼검사장치
JP4878907B2 (ja) * 2006-05-08 2012-02-15 三菱電機株式会社 画像検査装置およびこの画像検査装置を用いた画像検査方法
KR100863341B1 (ko) * 2008-03-28 2008-10-15 와이즈플래닛(주) 중복 영상을 이용한 에프피디 기판 및 반도체 웨이퍼검사시스템
US20150294449A1 (en) * 2014-04-15 2015-10-15 Texas Instruments Incorporated Detect edge chip
SG11201900112TA (en) * 2016-07-05 2019-02-27 Canon Machinery Inc Defect detection device, defect detection method, wafer, semiconductor chip, semiconductor device, die bonder, bonding method, semiconductor manufacturing method, and semiconductor device manufacturing method

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57132044A (en) * 1981-02-10 1982-08-16 Hitachi Metals Ltd Discriminating method of surface defect
JPS6279335A (ja) * 1985-10-03 1987-04-11 Hitachi Ltd 欠陥検査方法及びその装置
JPH07151693A (ja) * 1993-11-30 1995-06-16 Electroplating Eng Of Japan Co 外観検査方法及びそれに用いる外観検査装置
JP2000162141A (ja) * 1998-11-27 2000-06-16 Hitachi Ltd 欠陥検査装置および方法
JP2001118899A (ja) * 1999-10-19 2001-04-27 Mitsubishi Electric Corp 異物及びパターン欠陥検査装置
JP2003098111A (ja) * 2000-09-21 2003-04-03 Hitachi Ltd 欠陥検査方法およびその装置
CN1407334A (zh) * 2001-09-10 2003-04-02 株式会社荏原制作所 检测设备和器件制造方法
JP2008270278A (ja) * 2007-04-16 2008-11-06 Nec Electronics Corp 半導体製造装置および半導体装置の製造方法
KR20090126066A (ko) * 2008-06-03 2009-12-08 삼성테크윈 주식회사 회로기판 검사용 조명 장치 및 이를 구비한 회로기판 검사장치
JP2010223964A (ja) * 2010-04-26 2010-10-07 Hitachi Ltd 欠陥検査装置およびその方法
JP2017117916A (ja) * 2015-12-24 2017-06-29 ファスフォードテクノロジ株式会社 半導体製造装置および半導体装置の製造方法
CN106920762A (zh) * 2015-12-24 2017-07-04 捷进科技有限公司 半导体制造装置、半导体器件的制造方法及芯片贴装机
CN107180772A (zh) * 2016-03-11 2017-09-19 捷进科技有限公司 芯片贴装装置以及半导体器件的制造方法

Also Published As

Publication number Publication date
TWI729397B (zh) 2021-06-01
KR20200008953A (ko) 2020-01-29
KR102219591B1 (ko) 2021-02-25
JP2020013841A (ja) 2020-01-23
JP7102271B2 (ja) 2022-07-19
CN110729210B (zh) 2023-09-26
TW202006849A (zh) 2020-02-01

Similar Documents

Publication Publication Date Title
CN110729210B (zh) 半导体制造装置以及半导体器件的制造方法
KR102399836B1 (ko) 다이 본딩 장치 및 반도체 장치의 제조 방법
CN108573901B (zh) 裸芯片接合装置及半导体器件的制造方法
CN106920762B (zh) 半导体制造装置、半导体器件的制造方法及芯片贴装机
CN108364880B (zh) 半导体制造装置及半导体器件的制造方法
TW201413851A (zh) 晶粒接合機及晶粒位置辨識方法
JP7225337B2 (ja) 半導体製造装置および半導体装置の製造方法
JP7029900B2 (ja) ダイボンディング装置および半導体装置の製造方法
WO2016084407A1 (ja) 分類装置
CN109524320B (zh) 半导体制造装置及半导体器件的制造方法
CN108666238B (zh) 芯片贴装装置及半导体器件的制造方法
KR20220089639A (ko) 다이 본딩 장치 및 반도체 장치의 제조 방법
JP7082862B2 (ja) ダイボンディング装置、半導体装置の製造方法および半導体製造システム
CN111725086B (zh) 半导体制造装置以及半导体器件的制造方法
CN113436986B (zh) 芯片贴装装置及半导体器件的制造方法
TWI823297B (zh) 黏晶裝置及半導體裝置的製造方法
JPH07193398A (ja) 自動組立・実装装置及びその方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant