CN110632842A - 基于时间及线性受控延时单元的游标架构adc - Google Patents

基于时间及线性受控延时单元的游标架构adc Download PDF

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Abstract

本发明应用于半导体集成电路领域，涉及一种基于时间及线性受控延时单元的游标架构ADC，包括单端ADC以及差分ADC，单端ADC包括固定时延发生器以及游标型时间数字转换器；固定时延发生器包括启始信号发生器、固定时延单元和停止信号发生器；固定时延单元为启始信号和停止信号之间设置有固定时延T，START信号上升沿经过START线性受控延时单元传播，并产生对应的时延，START信号与第一级的D类型触发器的D端进行连接；STOP信号上升沿经过STOP线性受控延时单元传播，并产生对应的时延；STOP信号作为触发信号与第一级的D类型触发器的CLK时钟端连接，每一级的D类型触发器的Q端分别输出一个数字码字。

Description

基于时间及线性受控延时单元的游标架构ADC
技术领域
本发明应用于半导体集成电路领域，涉及一种基于线性受控延时单元的游标架构时间域模数转换器(Time-basedAnalog-to-DigitalConverter，简称Time-basedADC)，具体的为基于时间及线性受控延时单元的游标架构ADC。
背景技术
高速高精度时间数字转换器ADC广泛应用于5G通信，雷达以及航天等领域。其中，ADC按照结构类型分类，流行架构主要有流水线、逐次比较和并行比较等；按照受处理信号类型分类主要包括电压、电荷等类型。然而随着制造工艺的提升，电源电压逐渐降低，这大大压缩了受处理电信号的输入范围并且给转换精度和速度带来了挑战。近些年来,一种基于时间数字转换器(TDC)的ADC架构被提出，原理是将电压信号通过电压时间转换器(VTC)转换成时间信号，再通过TDC最终转换成数字信号。在时间域进行模拟到数字的转换，这样就避免了传统ADC设计中由逐渐降低的电源电压所带来的一系列问题，该架构在先进工艺下十分具有潜力。
如图1所示，目前Time-basedADC的主流架构是VTC+TDC的组合。VTC的功耗和线性度主导了Time-basedADC的关键性能，但VTC与TDC时间域上的不匹配也会严重影响ADC的精度和SFDR，特别是在不同工艺角和温度(PVT)条件下。除此以外，VTC带来了不可忽略的功耗。
而对于TDC来说，TDC主要架构包括延迟线型、游标型等。
延迟线型TDC在输入时间段内对具有固定小延迟的延迟单元进行计数来实现时间到数字的转换。它的测量精度由单位延迟的大小决定，其测量范围由延迟单元的数目来决定的。
游标型TDC，即利用游标卡尺的原理，采用了两条单位延迟不同的延迟线来测量时间，测量精度是两个单位延迟的差值。如图2所示，游标型的基本工作原理是时间段的开始(START)和结束信号(STOP)分别进入两条延迟线，组成两条延迟线的延迟单元的单位延迟时间不相同，且td1>td2。START信号首先进入延迟线1，一段时间后STOP进入延迟线2。由于延迟线2的单位延迟小于延迟线1的单位延迟，STOP的传递会追上START传递，产生冲突，此时对应的D类型触发器无法采到START信号，进而输出状态变为低电平，其时序图可参考如图3所示，延迟时间T可以计算得到：T＝N·td1-td2；时间段被量化为N位，量化精度为单位延迟差值。N可以通过一个编码器可以转化为二进制码，供后端数字信号处理器(digitalsignalprocessor，简称DSP)处理；但由于设计上的困难，其高精度往往只能在短时间内保持，需要保证用于测量的两条延迟线中的单元有稳定的延迟。
发明内容
本发明针对上述VTC+TDC的Time-basedADC架构中的VTC与TDC不匹配问题以及VTC所带来的系列问题，结合游标型TDC的原理，对游标型TDC进行改进，从而提出了一款基于线性受控延迟单元架构的游标Time-basedADC的全新结构。
一种基于时间及线性受控延时单元的游标架构单端ADC，包括固定时延发生器以及游标型时间数字转换器；其中，所述固定时延发生器包括启始信号发生器、固定时延单元以及停止信号发生器；所述N级时间数字转换单元包括N个START线性受控延时单元、N个D类型触发器以及N个STOP线性受控延时单元；固定时延发生器或固定时延单元用于固定启始信号发生器的START信号以及固定停止信号发生器的STOP信号，从而固定了START信号与STOP信号之间的时延T，START信号上升沿经过START线性受控延时单元传播，并产生对应的时延td1，START信号与第一级的D类型触发器的D端进行连接；STOP信号上升沿经过STOP线性受控延时单元传播，并产生对应的时延td2；STOP信号作为触发信号与第一级的D类型触发器的CLK时钟端连接，每一级的D类型触发器的Q端分别输出一个数字码字，从而输出N个数字码字。
其中，固定时延单元的输入端为启始信号发生器，固定时延单元的输出端为停止信号发生器；启始信号发生器发出START信号，停止信号发生器发出STOP信号，两者信号之间相隔由固定时延单元的固定时延T决定。
本发明的有益效果：
相较于传统Time-basedADC结构，提出的全新Time-basedADC架构利用线性受控延迟单元，结合在游标结构TDC中的使用，提供了一种新的Time-based ADC设计思路。本发明省略了VTC单元，从而消除了VTC与TDC之间的不匹配，更进一步的节省了VTC的所需要的功耗。本发明用线性受控延迟单元替代了固定延时的单元；本发明两条延迟线中的延迟单元受控程度不相同；本发明中START信号和STOP信号的输入采用了固定的时间间隔，这样的整体结构能够有效去除VTC结构，使得本发明能够通过时间域直接实现ADC的功能。
附图说明
为了是本发明的目的、技术方案和有益效果更加清楚，本发明提供如下附图说明：
图1为传统的Time-basedADC结构；
图2为传统的游标型TDC结构；
图3为传统的游标型TDC工作时序原理图；
图4为本发明提出的单端Time-basedADC结构；
图5为本发明中START线性受控延时单元以及STOP线性受控延时单元的时延曲线图；
图6为本发明提出的差分Time-basedADC结构。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
实施例1
本发明所提出的Time-basedADC全新结构是基于游标型TDC的，如图4所示，一种基于时间及线性受控延时单元的游标架构单端ADC，
包括固定时延发生器(启始信号发生器、固定时延单元、停止信号发生器)以及游标型时间数字转换器；其中，所述游标型时间数字转换器包括N个START线性受控延时单元、N个D类型触发器以及N个STOP线性受控延时单元；
启始信号发生器与停止信号发生器之间通过固定时延单元设置有固定时延T，也即是：固定时延单元用于固定启始信号发生器产生的START信号以及固定停止信号发生器产生的STOP信号，从而固定了START信号与STOP信号之间的时延T。
启始信号发生器的START信号(启始信号)上升沿经过START线性受控延时单元传播，并产生对应的时延td1，START信号与第一级的D类型触发器的D端进行连接；停止信号发生器的STOP信号(停止信号)上升沿经过STOP线性受控延时单元传播，并产生对应的时延td2；STOP信号作为触发信号与第一级的D类型触发器的CLK时钟端连接，每一级的D类型触发器的Q端分别输出一个数字码字，从而输出N个数字码字。
固定时延单元的输入端为启始信号发生器，固定时延单元的输出端为停止信号发生器。
在一个实施例中，整个单端ADC可以仅由两个时钟信号控制，分别为固定时延单元的输入START信号(由启始信号发生器输出的START信号)和D类型触发器的重置(reset)信号。
在一种可实现方式中，START连接较慢的延迟线Timeline1，STOP连接较快的延迟线Timeline2。
在一个可实现方式中，各级START线性受控延时单元的控制端连接VIN+，START线性受控延时单元的输出端连接下一级START线性受控延时单元的输入端以及下一级D类型触发器的D端；各级STOP线性受控延时单元的控制端连接VIN-，STOP线性受控延时单元的输出端连接下一级STOP线性受控延时单元的输入端以及D类型触发器的CLK时钟端。
作为一种可实现方式，D类型触发器的Q端输出的数字码字为温度计码。
START信号经每一级线性受控延时单元产生对应的时延为td1＝K1V+b1；STOP信号经每一级线性受控延时单元产生对应的时延td2＝K2V+b2；K1表示为START信号经过的线性受控延时单元产生的时延斜率；b1表示为START信号经过的线性受控延时单元产生的截距；K2表示为STOP信号经过的线性受控延时单元产生的时延斜率；b2表示为STOP信号经过的线性受控延时单元产生的截距；V表示控制电压；其中，b1>b2，K1>K2。
当然，K1也可以≤K2，此时需要保证START线性受控延时单元和STOP线性受控延时单元的延迟时间范围不重叠。
在一个实施例中，START线性受控延时单元以及STOP线性受控延时单元的时延曲线图可参考如图5所示，
其中，td1和td2的时延差表示为：
Δt＝td1-td2
简化后可得：
Δt＝(K1-K2)V+(b1-b2)
＝C0V+C1
由于：
T＝N·Δt
进一步，如果T被固定为一段已知时间段，变化Δt，那么N就会随输入电压V变化：
Figure BDA0002214112320000051
泰勒级数展开后可以得到：
Figure BDA0002214112320000052
当取V0＝0时，
Figure BDA0002214112320000061
由上式可知，基于线性受控延时单元的游标架构单端ADC中存在有直流和二阶分量。
实施例2
为了更进一步的消除直流分量和二阶分量，在实施例1的基础上，本发明还提出了一种基于时间及线性受控延时单元的游标架构差分ADC，如图6所示，本发明使用了差分结构来消除这两项。
包括两个如实施例1的基于线性受控延时单元的游标架构单端ADC以及两个计数器和一个减法器；每个单端ADC的N个STOP线性受控延时单元连接一个计数器；两个计数器的输出结果N-和N+输出至减法器，减法器对两个计数器的输出结果进行相减运算，并输出最终结果NOut。
为了形成差分结构，两个单端ADC之间的连接方式包括其中一个单端ADC的各级START线性受控延时单元的控制端连接VIN+，其各级STOP线性受控延时单元的控制端连接VIN-；另一个单端ADC的各级START线性受控延时单元的控制端连接VIN-，其各级STOP线性受控延时单元的控制端连接VIN+。
具体的，将两个基于线性受控延时单元的游标架构单端ADC分别命名为TDCA以及TDCB，从右往左依次是Data<1>…Data<N>。Data连接到一个计数器(counter)，输出为N-。TDCB中延迟线与VIN+\VIN-连接与TDCA中相反，除此外，TDCB内部连接与TDCA相同，输出为N+。N+和N-都作为减法器(substractor)的输入，相减后得到Nout。
其中，最终结果NOut的计算过程如下：
Figure BDA0002214112320000062
Figure BDA0002214112320000063
Figure BDA0002214112320000071
相较于传统Time-basedADC结构，本发明提出的全新Time-basedADC架构利用线性受控延迟单元，结合在游标结构TDC中的使用，提供了一种新的Time-basedADC设计思路。本发明省略了VTC单元，从而消除了VTC与TDC之间的不匹配，更进一步的节省了VTC的所造成的功耗。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
以上所举实施例，对本发明的目的、技术方案和优点进行了进一步的详细说明，所应理解的是，以上所举实施例仅为本发明的优选实施方式而已，并不用以限制本发明，凡在本发明的精神和原则之内对本发明所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于时间及线性受控延时单元的游标架构单端ADC，其特征在于，包括固定时延发生器以及游标型时间数字转换器；其中，所述固定时延发生器包括启始信号发生器、固定时延单元以及停止信号发生器；所述游标型时间数字转换器包括N个START线性受控延时单元、N个D类型触发器以及N个STOP线性受控延时单元；固定时延单元用于固定启始信号发生器的START信号以及固定停止信号发生器的STOP信号，从而固定了START信号与STOP信号之间的时延T，START信号上升沿经过START线性受控延时单元传播，并产生对应的时延td1，START信号与第一级的D类型触发器的D端进行连接；STOP信号上升沿经过STOP线性受控延时单元传播，并产生对应的时延td2；STOP信号作为触发信号与第一级的D类型触发器的CLK时钟端连接，每一级的D类型触发器的Q端分别输出一个数字码字，从而输出N个数字码字。
2.根据权利要求1所述的一种基于时间及线性受控延时单元的游标架构单端ADC，其特征在于，固定时延发生器的输入端为启始信号发生器，其输出端为停止信号发生器。
3.根据权利要求1或2所述的一种基于时间及线性受控延时单元的游标架构单端ADC，其特征在于，START信号经每一级线性受控延时单元产生对应的时延为td1＝K1V+b1；STOP信号经每一级线性受控延时单元产生对应的时延td2＝K2V+b2；K1表示为START信号经过的线性受控延时单元产生的时延斜率；b1表示为START信号经过的线性受控延时单元产生的截距；K2表示为STOP信号经过的线性受控延时单元产生的时延斜率；b2表示为STOP信号经过的线性受控延时单元产生的截距；V表示控制电压；其中，b1>b2，K1>K2。
4.根据权利要求1所述的一种基于时间及线性受控延时单元的游标架构单端ADC，其特征在于，各级START线性受控延时单元的控制端连接VIN+，START线性受控延时单元的输出端连接下一级START线性受控延时单元的输入端以及下一级D类型触发器的D端；各级STOP线性受控延时单元的控制端连接VIN-，STOP线性受控延时单元的输出端连接下一级STOP线性受控延时单元的输入端以及D类型触发器的CLK时钟端。
5.一种基于时间及线性受控延时单元的游标架构差分ADC，其特征在于，包括两个如权利要求1～4任一所述的一种基于时间及线性受控延时单元的游标架构单端ADC以及两个计数器和一个减法器；每个单端ADC的N个STOP线性受控延时单元连接一个计数器；两个计数器的输出结果输出至减法器，减法器对两个计数器的输出结果进行相减运算，并输出最终结果。
6.根据权利要求5所述的一种基于时间及线性受控延时单元的游标架构差分ADC，其特征在于，两个单端ADC之间的连接方式包括其中一个单端ADC的各级START线性受控延时单元的控制端连接VIN+，其各级STOP线性受控延时单元的控制端连接VIN-；另一个单端ADC的各级START线性受控延时单元的控制端连接VIN-，其各级STOP线性受控延时单元的控制端连接VIN+。
7.根据权利要求5所述的一种基于时间及线性受控延时单元的游标架构差分ADC，其特征在于，减法器输出的最终结果表示为：
Figure FDA0002214112310000021
其中，C0＝K1-K2；C1＝b1-b2；K1表示为START信号经过的线性受控延时单元产生的时延斜率；b1表示为START信号经过的线性受控延时单元产生的截距；K2表示为STOP信号经过的线性受控延时单元产生的时延斜率；b2表示为STOP信号经过的线性受控延时单元产生的截距；V表示控制电压。
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