CN110620740B - 信号接收电路及其操作方法 - Google Patents

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Abstract

本申请提供一种信号接收电路及其操作方法。信号接收电路可以包括接收均衡器和序列估计器。接收均衡器可以被配置为基于来自外部的接收信号，补偿来自外部的信号中的符号间干扰以输出均衡数据。序列估计器可以被配置为基于均衡数据确定终止符号，基于所确定的终止符号对接收信号执行解码，以及输出解码后的接收信号作为序列数据。

Description

信号接收电路及其操作方法
相关申请的交叉引用
本申请要求于2018年6月18日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2018-0069765的优先权，其整体内容通过引用并入本文中。
技术领域
本发明构思的各种示例实施例涉及电子设备，尤其涉及信号接收电路、包括该信号接收电路的系统和/或操作该信号接收电路的方法。
背景技术
电子设备被配置为通过信道(例如，信号线)向/从另一电子设备发送/接收(例如，收发)电信号，以与另一电子设备交换信息。由于信道的响应特性，在电子设备之间要交换的信号可能会失真。各种类型的均衡器正被用于消除或补偿这种信号失真。
例如，为了消除信号失真，使用判决反馈均衡器(DFE)作为电子设备的接收器的一部分。然而，随着近来对具有高通信速度的电子设备的需求增加，除了由信道的响应特性引起的信号失真之外，还可能由各种原因产生噪声，因此，判决反馈均衡器可能被异常地操作并且/或者操作异常。此外，由判决反馈均衡器的异常操作引起的错误可能影响将在后续操作中接收的数据，在这种情况下，可能连续发生错误。
发明内容
本发明构思的一些示例实施例提供了高度可靠的信号接收电路、包括高度可靠的信号接收电路的系统、和/或操作该高度可靠的信号接收电路的方法。
根据本发明构思的一些示例实施例，信号接收电路可以包括接收均衡器和最大似然序列估计器(MLSE)。接收均衡器可以被配置为从外部设备接收接收信号，通过补偿接收信号中包括的符号间干扰(ISI)来生成补偿后的接收信号，以及输出均衡数据，该均衡数据基于补偿后的接收信号。MLSE可以被配置为基于均衡数据确定终止符号，基于所确定的终止符号对接收信号执行维特比(Viterbi)解码，以及输出序列数据，该序列数据基于维特比解码后的接收信号。
根据本发明构思的一些示例实施例，操作信号接收电路的方法可以包括：使用至少一个处理器从外部设备接收信号，使用所述至少一个处理器通过补偿接收信号中包括的符号间干扰来生成补偿信号，使用所述至少一个处理器基于补偿信号生成均衡数据，使用所述至少一个处理器基于均衡数据确定终止符号，使用所述至少一个处理器基于终止符号对接收信号执行维特比解码，以及使用所述至少一个处理器输出序列数据，该序列数据基于维特比解码后的接收信号。
根据本发明构思的一些示例实施例，信号接收电路可以包括接收均衡器、最大似然序列估计器(MLSE)和选择器。接收均衡器可以被配置为通过通信信道从外部发送设备接收信号，补偿接收信号中包括的符号间干扰(ISI)，以及输出均衡数据，该均衡数据基于补偿后的接收信号。MLSE可以被配置为基于均衡数据中的至少一个确定终止符号，基于所确定的终止符号对接收信号执行维特比解码，以及输出序列数据，该序列数据基于维特比解码后的接收信号。选择器可以被配置为基于通信信道的状态来选择和输出均衡数据和序列数据中的一个。
附图说明
通过以下结合附图的简要描述，将更清楚地理解示例实施例。附图表示如本文所述的非限制性示例实施例。
图1是示出根据本发明构思的至少一个示例实施例的电子系统的示例的框图。
图2是示出根据至少一个示例实施例的图1的第一发送电路和第一接收电路的框图。
图3是示出根据至少一个示例实施例的图2的发送均衡器的示例的框图。
图4A和图4B是示出根据至少一个示例实施例的图2的接收均衡器的示例的框图。
图5是示出根据至少一个示例实施例的图2的序列估计器的框图。
图6是示出根据至少一个示例实施例的图5的参考生成器的图。
图7是示出根据至少一个示例实施例的图5的终止符号确定逻辑的示例的图。
图8是示出根据至少一个示例实施例的图5的路径计算逻辑的操作的图。
图9是示出根据至少一个示例实施例的图5的判决逻辑的操作的图。
图10是示出根据至少一个示例实施例的图2的第一接收电路的操作的流程图。
图11A和图11B是示出根据本发明构思的一些示例实施例的第一接收电路的各种结构的框图。
图12是示出根据本发明构思的至少一个示例实施例的第一接收电路的框图。
图13是示出根据本发明构思的一些示例实施例的第一发送设备和第一接收设备的框图。
图14是示出根据至少一个示例实施例的图13的第一接收设备的操作的流程图。
图15是示出其中设置了根据本发明构思的至少一个示例实施例的接收设备的电子系统的框图。
应当注意，这些图旨在示出在某些示例实施例中使用的方法、结构和/或材料的一般特性，并旨在补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不会精确地反映任何给定示例实施例的精确结构或性能特性，并且不应该被解释为限定或限制示例实施例所包含的值或属性的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
现在将参考示出了示例实施例的附图更全面地描述本发明构思的各种示例实施例。
图1是示出根据本发明构思的至少一个示例实施例的电子系统的示例的框图。参考图1，电子系统10可以包括第一设备11和第二设备12，但是示例实施例不限于此。在至少一个示例实施例中，第一设备11和第二设备12中的每一个可以是便携式通信终端、个人数字助理(PDA)、便携式媒体播放器(PMP)、智能电话、可穿戴设备、虚拟现实(VR)设备和/或增强现实(AR)设备、和/或计算设备(例如，个人计算机、服务器、工作站和/或笔记本等)。在至少一个示例实施例中，第一设备11和第二设备12中的每一个可以是单用户设备中包括的各种硬件组件(例如，处理器、存储器设备、存储设备或控制器设备等)中的一个。
第一设备11和第二设备12可以经由至少一个通信信道CH彼此交换一个或多个信号，例如，SIG1和SIG2。例如，第一设备11可以包括第一信号发送电路110(下文中，称为“第一发送电路”)，但不限于此。第一发送电路110可以被配置为通过信道CH将包含第一设备11中生成的信息的第一信号SIG1发送到第二设备12。第二设备12可以包括第一信号接收电路120(下文中，称为“第一接收电路”)，但不限于此。第一接收电路120可以被配置为通过信道CH接收从第一发送电路110发送的第一信号SIG1。
在至少一个示例实施例中，第二设备12可以包括第二发送电路120a，并且第一设备11可以包括第二接收电路110a等。类似于前述结构，第二发送电路120a可以被配置为通过信道CH将第二信号SIG2发送到第一设备11，并且第二接收电路110a可以被配置为通过至少一个信道CH接收第二信号SIG2。
在至少一个示例实施例中，信道CH可以是无线通信信道，或者用于将第一设备11和第二设备12(和/或其它电子设备)彼此电连接的一个或多个信号线(即，有线通信信道)。也就是说，发送和接收电路110、110a、120和120a中的每一个可以用于发送和接收各种类型的信号，例如电信号、光信号和无线信号。在下文中，为了便于描述，将假设发送和接收电路110、110a、120和120a中的每一个基于电信号操作，但是示例实施例不限于此。
在至少一个示例实施例中，单独示出了第一设备11的第一发送电路110和第二接收电路110a，并且单独示出了第二设备12的第一接收电路120和第二发送电路120a，但是它们中的每一对可以实现为第一设备11和第二设备12中的每一个中的单个收发器电路。
在至少一个示例实施例中，当第一信号SIG1通过信道CH时，第一信号SIG1可能由外部因素(例如，环境因素、其它电子设备、其它电组件等)导致的噪声和/或信道CH的响应特性引起的失真。在这种情况下，从第一发送电路110发送的信息和由第一接收电路120接收的信息之间可能存在差异。也就是说，旨在从第一设备11发送的信息可与第二设备12接收的信息不同，并且这可能导致第二设备12中的错误和/或第二设备12的异常操作。
为了减少和/或防止上述错误和/或异常操作，第一发送电路110或第一接收电路120可以包括用于补偿由外部因素导致的噪声和/或响应特性引起的信号失真的元件。在至少一个示例实施例中，第一发送电路110可以包括发送均衡器，其被配置为补偿由信道CH的响应特性引起的信号失真并且/或者预先补偿信号失真，并且第一接收电路120可以包括：接收均衡器，其被配置为补偿由信道CH的响应特性引起的信号失真；以及序列估计器，其被配置为基于所接收的信号来估计数据(例如，符号或序列)。
将参考附图更详细地描述第一发送电路110和第一接收电路120的结构和操作。在下文中，为了便于描述，将基于第一设备11的第一发送电路110和第二设备12的第一接收电路120来描述本发明构思的一些示例实施例。然而，本发明构思的示例实施例不限于该示例。
图2是示出根据至少一个示例实施例的图1的第一发送电路和第一接收电路的框图。为了方便起见，在附图中省略了第一发送电路110和第一接收电路120的一些元件。在下文中，为了便于描述，术语“信号”、“数据”、“符号”和“比特”将用于指代由元件产生、从元件发送或由元件接收的信号。这些术语用于提供对本发明构思的简化描述的目的，并且应当根据每个元件与其它元件之间的功能关系来理解每个术语的技术含义。
另外，为了更好地理解本发明构思，将假设发送均衡器111是前馈均衡器(FFE)并且接收均衡器121是判决反馈均衡器(DFE)。然而，本发明构思的示例实施例不限于该示例，并且发送均衡器111和接收均衡器121可以实现为各种信号补偿电路中的一种。
参考图1和图2，根据至少一个示例实施例，第一发送电路110可以包括发送均衡器111和/或发送驱动器TX等，但是示例实施例不限于此。发送均衡器111可以被配置为接收输入数据DT_in并基于所接收的输入数据DT_in输出输出信号SIG_ffe(在下文中，称为“FFE信号”)。例如，发送均衡器111可以是前馈均衡器(FFE)，但不限于此。为了消除由信道CH的响应特性引起的输入数据DT_in之间的符号间干扰(ISI)，发送均衡器111可以通过将期望的和/或预定的系数反映到输入数据DT_in的在前符号、当前符号和后续符号来生成FFE信号SIG_ffe。在至少一个示例实施例中，符号可以表示具有特定逻辑值的一个或多个比特数据。
作为更具体的示例，在通过信道CH连续发送第一符号至第三符号的情况下，由于信道CH的响应特性，与第一符号对应的信号可影响第二符号和第三符号，与第二符号对应的信号可影响第一符号和第三符号，并且与第三符号对应的信号可影响第一符号和第二符号。在发送均衡器111中，可以通过补偿第一符号至第三符号中的每一个对其它符号的影响(即，ISI)来生成FFE信号SIG_ffe。
发送驱动器TX可以通过信道CH将FFE信号SIG_ffe发送到第二设备12的第一接收电路120。
第一接收电路120可以包括接收驱动器RX、接收均衡器121和/或序列估计器122，但不限于此。接收驱动器RX可以接收通过信道CH从第一发送电路110发送的FFE信号SIG_ffe，并且可以输出作为接收信号SIG_rx的信号。在至少一个示例实施例中，由于FFE信号SIG_ffe通过信道CH，因此FFE信号SIG_ffe可能由于噪声和/或由于信道CH的响应特性而失真。也就是说，接收驱动器RX可接收例如由于信道CH和噪声而失真的FFE信号SIG_ffe，并且可以将其输出为接收信号SIG_rx。在这种情况下，接收信号SIG_rx可以是其中包括由FFE信号SIG_ffe给出的分量和由信道CH的响应特性和噪声引起的失真分量的信号。
在至少一个示例实施例中，当理想地操作发送均衡器111时，可以正常地消除和/或补偿符号间干扰ISI，并且在信道CH中不存在噪声因子。在这种情况下，即使不存在接收均衡器121和序列估计器122，也可以基于接收信号SIG_rx正常地确定初始输入数据DT_in。然而，由于各种外部因素，难以实现发射均衡器111的理想操作并且难以防止噪声进入信道CH，因此，可能难以正常地基于接收信号SIG_rx确定初始输入数据DT_in。
接收均衡器121可以被配置为基于接收信号SIG_rx输出均衡数据DT_dfe(在下文中，称为“DFE数据”)。例如，接收均衡器121可以是判决反馈均衡器(DFE)。接收均衡器121可以将期望的和/或预定的系数分别反映到在前符号、当前符号和后续符号中，以从接收信号SIG_rx中去除符号间干扰，从而输出DFE数据DT_dfe。在至少一个示例实施例中，接收均衡器121的操作原理可以类似于发送均衡器111的操作原理。
在至少一个示例实施例中，接收均衡器121可以输出从中去除了符号间干扰的DFE数据DT_dfe。然而，在接收信号SIG_rx中包括由外部因素导致的噪声的情况下，接收均衡器121可能难以补偿由噪声引起的信号失真。在这种情况下，DFE数据DT_dfe可以是与初始输入数据DT_in的值不同的值。此外，在接收均衡器121在特定数据和/或特定符号处产生错误的情况下，由接收均衡器121的操作产生的错误可影响后续数据，从而可相继出现错误(和/或连续出现错误，错误可复杂化等)。
根据本发明构思的一些示例实施例的第一接收电路120可以包括序列估计器122，用于提高信号、数据、符号等的可靠性。序列估计器122可以基于接收信号SIG_rx确定具有最大似然度(或概率)的序列数据DT_se。序列数据DT_se可以表示包括特定比特数的比特列和/或数据列。
在至少一个示例实施例中，序列估计器122可以是基于维特比算法的最大似然序列估计器(MLSE)。例如，序列估计器122可以被配置为基于接收信号SIG_rx执行维特比算法和/或维特比解码。这里，序列估计器122可以基于来自接收均衡器121的DFE数据DT_dfe来确定终止符号(或起始符号)。换句话说，序列数据DT_se可以表示作为对接收信号SIG_rx执行维特比解码的结果而产生的比特列和/或数据列。
作为更具体的示例，在一个序列数据DT_se是待由序列估计器122的解码操作处理的数据单元并且每个序列数据DT_se包括8个符号的情况下，序列估计器122可以被配置为对接收信号SIG_rx中包括的八个连续符号执行解码操作。这里，序列估计器122可以使用与DFE数据DT_dfe的在前序列数据DT_se的最后符号相对应的值作为当前待解码的接收信号SIG_rx的终止符号。
换句话说，由于序列估计器122基于DFE数据DT_dfe的值(例如，接收均衡器121的输出)确定当前解码操作中的终止符号，因此可以提高序列估计器122的操作可靠性并减少计算负担。例如，在没有终止符号的情况下，任意选择终止符号和/或执行初始解码以针对单个符号的若干状态中的每一个执行计算。然而，在任意选择终止符号的情况下，难以保证终止符号的可靠性，并且在针对每个状态执行计算的情况下，可增加计算的负担。
由于接收均衡器121的DFE数据DT_dfe是无ISI数据，因此与任意选择的终止符号相比，DFE数据DT_dfe可被认为是可靠的。因此，由于序列估计器122基于DFE数据DT_dfe确定用于解码操作的终止符号，因此可以提高解码结果的可靠性并减少计算的负担。
在至少一个示例实施例中，序列估计器122可以基于接收均衡器121的参考电压Vref确定参考集(例如，电压的参考集)。例如，接收均衡器121可以基于参考电压Vref从接收信号SIG_rx确定DFE数据DT_dfe。换句话说，参考电压Vref可以是电压和/或信号电平，其用于在接收均衡器121中从接收信号SIG_rx确定DFE数据DT_dfe。在至少一个示例实施例中，参考电压Vref可与待在接收均衡器121中使用的主系数相关联。在至少一个示例实施例中，参考电压Vref可与符号的特定状态的无ISI和/或无噪声信号电平相关联。主系数可以指示在接收均衡器121中的当前符号中反映的系数。将参考图6更详细地描述用于基于接收均衡器121的参考电压Vref来确定参考集的序列估计器122的操作。
如上所述，根据本发明构思的一些示例实施例的第一接收电路120可以基于来自接收均衡器121的均衡数据(即，DFE数据DT_dfe)来确定将在解码操作中使用的终止符号，并且可以基于接收均衡器121的参考电压Vref来确定将在解码操作中使用的参考集。因此，即使当由各种外部因素产生噪声时，序列估计器122也可以用于正常地估计序列数据DT_se，并且这可使得可以提高第一接收电路120的可靠性。
图3是示出图2的发送均衡器的示例的框图。图3的发送均衡器111可以是前馈均衡器(FFE)的示例，但是本发明构思的示例实施例不限于发送均衡器111的这种结构。
参考图2和图3，发送均衡器111可以包括多个延迟单元DL1-DLn-1等。延迟单元DL1-DLn-1中的每一个可以被配置为将输入信号延迟期望的和/或预定的时间间隔(例如，输入数据的一个时段或一个周期等)。延迟单元DL1-DLn-1可以以级联结构连接，但不限于此。例如，第一延迟单元DL1可以被配置为将输入数据DT_in延迟期望的和/或预定的时间间隔并输出延迟后的数据，并且第二延迟单元DL2可以被配置为将第一延迟单元DL1的输出延迟期望的和/或预定的时间间隔并输出延迟后的数据。剩余延迟单元中的每一个还可以被配置为将在前延迟单元的输出延迟期望的和/或预定的时间间隔并输出延迟后的数据，或者可以被配置为将输出延迟不同的时间间隔。
换句话说，当与输入数据DT_in相比时，第一延迟单元DL1的输出可以是延迟了一个周期的信号，第二延迟单元DL2的输出可以是延迟了两个周期(即，周期的两倍)的信号，并且第(n-1)延迟单元DLn-1的输出可以是延迟了(n-1)个周期(即，周期的(n-1)倍)的信号，等等。
多个FFE系数C0_ffe-Cn-1_ffe可以分别反映到延迟单元DL1-DLn-1的输出中。例如，第零FFE系数C0_ffe可以反映到输入数据DT_in中，第一FFE系数C1_ffe可以反映到第一延迟单元DL1的输出中，第二FFE系数C2_ffe可以反映到第二延迟单元DL2的输出中，并且第(n-1)FFE系数Cn-1_ffe可以反映到第(n-1)延迟单元DLn-1的输出中。在至少一个示例实施例中，FFE系数C0_ffe至Cn-1_ffe可以是用于预先补偿由信道CH的响应特性引起的信号失真(例如，预期信号失真补偿等)的系数，并且可以通过附加的训练操作提前确定。
可以对反映了FFE系数C0_ffe-Cn-1_ffe的所有信号求和，并且可以将求和后的信号作为FFE信号SIG_ffe输出。
在至少一个示例实施例中，图3的发送均衡器111可以是N抽头结构的均衡器，并且延迟单元DL1-DLn-1的数量可以根据发送均衡器111中的抽头的数量而变化，但是示例实施例不限于此。
图4A和图4B是示出根据至少一个示例实施例的图2的接收均衡器的示例的框图。图4A和图4B的接收均衡器121和121'是判决反馈均衡器(DFE)的示例，但是根据本发明构思的一些示例实施例的接收均衡器不限于该示例。
参考图2和图4A，接收均衡器121可以包括限制器(slicer)SL和/或第一延迟单元DL1，但不限于此。限制器SL可以基于参考电压Vref根据接收信号SIG_rx输出DFE数据DT_dfe。例如，限制器SL可以将接收信号SIG_rx与参考电压Vref进行比较以采样DFE数据DT_dfe，然后可以输出采样的DFE数据DT_dfe。
第一延迟单元DL1可以用于将DFE数据DT_dfe延迟期望的和/或预定的时间间隔。期望的和/或预定的时间间隔可以对应于DFE数据DT_dfe的一个周期。换句话说，当与DFE数据DT_dfe比较时，第一延迟单元DL1的输出可以是延迟了一个周期的信号。
第一DFE系数C1_dfe可以反映在第一延迟单元DL1的输出中。反映了第一DFE系数C1_dfe的信号可以与接收信号SIG_rx相加，然后可以提供给限制器SL。反映了第一DFE系数C1_dfe的信号可用于补偿符号间干扰，因此，提供给限制器SL的信号可以是无ISI信号。
在至少一个示例实施例中，图4A的接收均衡器121可以是具有单抽头结构的均衡器，但不限于此。换句话说，图4A的接收均衡器121可用于在一个周期过去之前消除信号的符号间干扰。然而，本发明构思的示例实施例不限于该示例，并且接收均衡器可以被配置为具有n抽头结构。例如，如图4B所示，接收均衡器121'可以包括限制器SL和多个延迟单元DL1至DLn。
延迟单元DL1至DLn可以被连接以具有级联结构，并且可以被配置为输出信号，该信号与向其输入的信号相比延迟了期望的和/或预定的时间间隔(例如，DFE数据DT_dfe的一个周期)。例如，第一延迟单元DL1可以被配置为输出延迟了一个周期的DFE数据DT_dfe，并且第二延迟单元DL2可以被配置为输出延迟了一个周期的第一延迟单元DL1的输出。类似地，第n延迟单元DLn可以被配置为输出延迟了一个周期(和/或期望的时间间隔)的在前延迟单元的输出。
多个DFE系数C1_dfe至Cn_dfe可以分别反映到(例如，插入到、添加到，等)延迟单元DL1至DLn的输出中。例如，第一DFE系数C1_dfe可以反映到第一延迟单元DL1的输出中，第二DFE系数C2_dfe可以反映到第二延迟单元DL2的输出中，等等。类似地，第nDFE系数Cn_dfe可以反映到第n延迟单元DLn的输出中。DFE系数C1_dfe-Cn_dfe中的每一个可以是用于补偿符号间干扰的值(例如，期望值)。可以通过附加的训练操作预先确定DFE系数C1_dfe至Cn_dfe中的每一个，并且示例实施例不限于此，并且可以在实时操作期间确定DFE系数。可以对反映了DFE系数C1_dfe-Cn_dfe的信号求和，然后可以将求和后的信号提供给限制器SL。
接收均衡器121可以通过反馈路径来补偿由信道CH的响应特性引起的符号间干扰。在至少一个示例实施例中，尽管接收均衡器121用于通过反馈路径来补偿由信道CH的响应特性引起的符号间干扰，但是使用接收均衡器121可能无法保证通过各种因素包括在信道CH中的噪声被补偿(例如，使用接收均衡器121可能不能完全补偿和/或校正通过信道CH发送的信号中的错误)。在这种情况下，错误可包括在DFE数据DT_dfe中。
如参考图2所述，第一接收电路120可以包括序列估计器122，并且序列估计器122可以被配置为解码接收信号SIG_rx并估计和/或提取序列数据DT_se，而不管信道CH中的噪声如何。在至少一个示例实施例中，序列数据DT_se的可靠性可以高于DFE数据DT_dfe的可靠性。在下文中，将参考附图更加详细地描述序列估计器122的结构和操作。
图5是示出图2的序列估计器122的框图。参考图5，序列估计器122可以包括参考生成器122a、终止符号确定逻辑122b、路径计算逻辑122c和判决逻辑122d。在至少一个示例实施例中，图5中所示的每个元件可以以专门硬连线的硬件电路或软件和硬件的组合的形式提供，例如被专门编程以执行至少一个示例实施例的操作的专用SoC、FPGA、处理器和/或其它处理设备。在下文中，为了更好地理解本发明构思，假设一个符号由两个比特组成。换句话说，可以假设每个符号具有四种不同的状态。然而，本发明构思的示例实施例不限于该示例，每个符号可以包括一个或多个比特，并且可以具有更少或更多数量的状态。
参考生成器122a可以被配置为基于接收均衡器121的参考电压Vref来生成参考集REF_SET。例如，参考集REF_SET可以是在路径计算逻辑122c中计算各级之间的路径所需的一组参考电平。将参考图6更详细地描述参考生成器122a的操作和参考集REF_SET。
终止符号确定逻辑122b可以被配置为基于接收均衡器121的DFE数据DT_dfe来确定终止符号TS。例如，终止符号TS可以表示在路径计算逻辑122c中计算初始路径所需的初始状态(或，起始符号)。终止符号确定逻辑122b可以基于DFE数据DT_dfe的值来确定终止符号TS，其对应于在前序列数据的最后一个符号。将参考图7更详细地描述终止符号确定逻辑122b的操作和结构。
路径计算逻辑122c可以接收从接收驱动器RX输出的接收信号SIG_rx，可以从参考生成器122a接收参考集REF_SET，并且/或者可以从终止符号确定逻辑122b接收终止符号TS。路径计算逻辑122c可以被配置为基于终止符号TS和参考集REF_SET来执行接收信号SIG_rx的路径计算。将参考图8更详细地描述操作路径计算逻辑122c的方法。
判决逻辑122d可以基于路径计算逻辑122c的操作结果来确定序列数据DT_se。例如，判决逻辑122d可以被配置为从各级之间的可能路径中选择最短路径并且将所选路径上的状态确定为每个符号的状态。所确定的状态可以表示序列数据DT_se。将参考图9更详细地描述操作判决逻辑122d的方法。
在至少一个示例实施例中，路径计算逻辑122c和判决逻辑122d可以被配置为用作最大似然序列估计器(MLSE)(其基于维特比算法来操作)或维特比解码器。也就是说，尽管图5示出了路径计算逻辑122c和判决逻辑122d，但是本发明构思的示例实施例不限于该示例。例如，路径计算逻辑122c和判决逻辑122d可以用MLSE或维特比解码器代替。
图6是用于描述图5的参考生成器的图。为了便于描述，假设每个符号具有四种不同的状态(即，假设一个符号包括两比特的数据)，但是示例实施例不限于此。
参考图5和图6，参考生成器122a可以被配置为基于参考电压Vref生成参考集REF_SET。例如，参考电压Vref可以是用于在接收均衡器121中确定符号的状态的参考信号电平(例如，期望电压等)。例如，参考生成器122a可基于参考电压Vref生成用于各个状态的参考电平3Vref、Vref、-Vref和-3Vref，但不限于此。这里，参考电平3Vref、Vref、-Vref和-3Vref可以是分别用于确定第一状态至第四状态的参考电平。
参考生成器122a可以将第一DFE系数C1_dfe反映到参考电平(例如，3Vref、Vref、-Vref和-3Vref)的每一个中，并且可以将反映了第一DFE系数C1_dfe的电平与参考电平3Vref、Vref、-Vref和-3Vref相加。作为上述计算操作的结果，可以生成包括多个参考电平(例如，16个参考电平)的参考集REF_SET。
在至少一个示例实施例中，参考集REF_SET的多个参考电平(例如，16个参考电平)可以用作用于计算从在前符号到当前符号的路径的参考电平。例如，参考电平“3Vref+3Vref*C1_dfe”可以用作用于计算符号从第一状态(例如，在前符号的状态是第一状态等)移动到第一状态(例如，当前符号处于第一状态等)所沿的路径的参考电平，参考电平“3Vref+Vref*C1_dfe”可以用作用于计算符号从第二状态(例如，在前符号的状态是第二状态等)移动到第一状态(例如，当前符号处于第一状态等)所沿的路径的参考电平，参考电平“3Vref+[-Vref]*C1_dfe”可以用作用于计算符号从第三状态(例如，在前符号的状态是第三状态等)移动到第一状态(例如，当前符号处于第一状态等)所沿的路径的参考电平，并且参考电平“3Vref+[-3Vref]*C1_dfe”可以用作用于计算符号从第四状态(例如，在前符号的状态是第四状态等)移动到第一状态(例如，当前符号处于第一状态等)所沿的路径的参考电平。以下表1示出了针对每个参考电平的符号的在前和当前状态的示例，但是示例实施例不限于此。在一些示例实施例中，表1中的参考电平示出了基于脉冲幅度调制-4(PAM-4)的参考电平，但不限于此。
[表1]
Figure BDA0002085397860000151
如表1中所示，每个参考电平可以用于基于在前符号的状态和当前符号的状态来计算各状态之间的路径。在至少一个示例实施例中，表述“计算路径”可用于表示获得关于路径的信息(例如，路径的长度和/或路径的似然度)的处理。图6示出了具有单抽头结构的参考生成器122a，但是本发明构思的示例实施例不限于该示例。例如，参考生成器122a可以被配置为具有n抽头结构，在这种情况下，反映了其它DFE系数的信号可以与每个参考电平相加，等等。
图7是示出根据至少一个示例实施例的图5的终止符号确定逻辑的示例的图。参考图5和图7，终止符号确定逻辑122b可以包括数据提取器EXT和选择器SEL，但不限于此。
数据提取器EXT可以被配置为提取DFE数据DT_dfe的与在前序列数据的最后数据对应的值DT_dfe'(下文中，称为“在前DFE数据”)。例如，假设每个DFE数据DT_dfe由一个符号组成，并且每个序列数据DT_se由八个符号组成，但是示例实施例不限于此。在这种情况下，从接收均衡器121接收的多个DFE数据DT_dfe1至DT_dfe24可以被分为多个组，例如，三个组，每个组包括DFE数据，例如，八个DFE数据，如图7所示。例如，第一DFE数据DT_dfe1至第八DFE数据DT_dfe8可以对应于第零序列数据DT_se0，第九DFE数据DT_dfe9至第十六DFE数据DT_dfe16可以对应于第一序列数据DT_se1，并且第十七DFE数据DT_dfe17至第二十四DFE数据DT_dfe24可以对应于第二序列数据DT_se2。
当路径计算逻辑122c对第一序列数据DT_se1执行路径计算时，数据提取器EXT可以提取与作为第一序列数据DT_se1的在前序列数据的第零序列数据DT_se0的最后数据对应的DFE数据(即，第八DFE数据DT_dfe8)，作为在前DFE数据DT_dfe’。类似地，当路径计算逻辑122c对第二序列数据DT_se2执行路径计算时，数据提取器EXT可以输出第十六DFE数据DT_dfe16作为在前DFE数据DT_dfe'。
在至少一个示例实施例中，数据提取器EXT可以被配置为以期望的和/或预定的间隔输出DFE数据DT_dfe。这里，期望的和/或预定的间隔可以对应于一个序列数据的长度。
选择器SEL可以被配置为基于在前DFE数据DT_dfe’选择多个状态(例如，第一状态ST1至第四状态ST4)中的一个，作为终止符号TS。例如，在在前DFE数据DT_dfe'是与第二状态ST2对应的值的情况下，选择器SEL可以选择第二状态ST2作为终止符号TS。在至少一个示例实施例中，可以提供与所选状态对应的参考电平(例如，图6中的3Vref、Vref、-Vref和-3Vref中的一个)作为终止符号TS的电平。
图8是示出根据至少一个示例实施例的图5的路径计算逻辑的操作的图。为了更好地理解本发明构思的示例实施例，将从以下描述中省略与路径计算操作无关的一些元件。
将假设每个符号由四个状态ST1-ST4(即，2个比特)组成，并且每个序列数据DT_se由八个符号组成。然而，本发明构思的示例实施例不限于该示例，并且状态的数量、状态的比特长度和/或符号序列的长度可以变化。
参考图5和图8，终止符号确定逻辑122b可以基于在前DFE数据DT_dfe'选择多个状态(例如，第一状态ST1至第四状态ST4)中的一个，作为终止符号TS。如图8所示，假设选择第二状态ST2作为终止符号TS。在这种情况下，与在前序列数据的最后一个符号对应的DFE数据可以是对应于第二状态ST2的值。
路径计算逻辑122c可以接收多个信号，例如，第一接收信号SIG_rx1至第八接收信号SIG_rx8。第一接收信号SIG_rx1至第八接收信号SIG_rx8可以是从接收驱动器RX(例如，参见图2)提供的信号，第一接收信号SIG_rx1至第八接收信号SIG_rx8可以分别包含关于第一符号SB1至第八符号SB8中的相应的一个的信息。换句话说，第一接收信号SIG_rx1可以对应于第一符号SB1，并且第二接收信号SIG_rx2可以对应于第二符号SB2。
路径计算逻辑122c可以被配置为基于所选择的终止符号TS、第一接收信号SIG_rx1至第八接收信号SIG_rx8和参考集REF_SET(图8中未示出)对符号(例如，第一符号SB1至第八符号SB8)执行路径计算操作。
在至少一个示例实施例中，对于第一符号SB1，路径计算逻辑122c可以计算从终止符号TS至第一符号SB1的第一状态ST1至第四状态ST4中的每一个的路径。由于终止符号TS是根据第二状态ST2选择的，因此可以使用在前状态是第二状态的参考电平(例如，“3Vref+Vref*C1_dfe”、“Vref+Vref*C1_dfe”、“-Vref+Vref*C1_dfe”、“-3Vref+Vref*C1_dfe”)，如表1所示。换句话说，路径计算逻辑122c可以计算“3Vref+Vref*C1_dfe”与第一接收信号SIG_rx1之间的几何长度，以获得从终止符号TS的第二状态ST2到第一符号SB1的第一状态ST1的路径。
路径计算逻辑122c可以计算“Vref+Vref*C1_dfe”与第一接收信号SIG_rx1之间的几何长度，以获得从终止符号TS的第二状态ST2到第一符号SB1的第二状态ST2的路径。类似地，路径计算逻辑122c可以计算“-Vref+Vref*C1_dfe”和“-3Vref+Vref*C1_dfe”中的每一个与第一接收信号SIG_rx1之间的几何长度，以获得从终止符号TS的第二状态ST2到第一符号SB1的第三状态ST3和第四状态ST4中的每一个的路径。
基于前述方法，路径计算逻辑122c可以计算多个符号(例如，第一符号SB1至第八符号SB8)之间的路径。作为示例，如表1所示，在在前符号(例如，第一符号SB1)和当前符号(例如，第二符号SB2)之间有16条路径，在表1中给出了用于每个路径计算的参考电平，但是示例实施例不限于此。
尽管参考图8描述了操作路径计算逻辑122c的方法，但是本发明构思的示例实施例不限于该示例。例如，路径计算逻辑122c可以被配置为计算符号之间的所有可能路径等。
另外，路径计算逻辑122c可以被配置为对当前符号执行路径计算，从计算出的路径中确定生存路径，并且在对后续符号的路径计算中仅针对与在前生存路径对应的状态执行路径计算。在当前符号的各个状态的累积路径中，可以选择累积路径长度最短的路径作为生存路径。路径计算逻辑122c可以被配置为在对一个符号进行路径计算之后确定生存路径，而不是计算所有路径，并且省略对后续符号的路径计算和对与生存路径不相关联的状态的路径计算。在这种情况下，可以减少路径计算逻辑122c中的计算负担。
如上所述，路径计算逻辑122c可以被配置为基于参考集REF_SET和基于在前DFE数据DT_dfe'确定的终止符号TS来执行路径计算。换句话说，即使在没有明确提供终止符号TS的通信环境下，可以基于在前DFE数据DT_dfe’来确定终止符号TS。而且，由于基于接收均衡器121的参考电压Vref生成参考集REF_SET，所以关于信道CH的响应特性的信息可以反映到生成的参考集REF_SET中。换句话说，根据本发明构思的一些示例实施例，可以提高第一接收电路120的可靠性,减少计算负担，并且降低电路结构的复杂性。
图9是示出根据至少一个示例实施例的图5的判决逻辑的操作的图。为简洁起见，可以由相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图5和图9，判决逻辑122d可以基于路径计算逻辑122c的路径计算结果确定多个符号(例如，第一符号SB1至第八符号SB8)中的每一个的状态，然后输出所确定的状态作为序列数据DT_se。路径计算逻辑122c的路径计算结果可被存储在例如附加的存储电路(未示出)中。判决逻辑122d可以比较与最后一个符号相关联的多个状态(例如，最后一个符号的第一状态ST1至第四状态ST4)中的每一个的累积路径，然后可以将具有最短累积路径的状态确定为最后一个符号(第八符号SB8)的状态。判决逻辑122d可以基于所确定的结果和路径计算结果确定第一符号SB1至第七符号SB7中的每一个的状态。
例如，判决逻辑122d可以比较针对第八符号SB8的多个状态(例如，第一状态ST1至第四状态ST4)分别得到的累积路径值。这里，累积路径值可以表示从终止符号TS到第八符号SB8的第一状态ST1至第四状态ST4中的每一个的累积路径。作为具体示例，第八符号SB8的第一状态ST1的累积路径可以表示各个路径的总和，每个路径从终止符号TS开始并且到达第八符号SB8的第一状态ST1，并且第八符号SB8的第二状态ST2的累积路径可以表示各个路径的总和，每个路径从终止符号TS开始并且到达第八符号SB8的第二状态ST2。
如图9所示，可以确定第八符号SB8的第二状态ST2的累积路径是最短路径。例如，从终止符号TS到第八符号SB8的第一状态ST1至第四状态ST4的累积路径可以分别具有第一值至第四值，并且第二值可以是第一值至第四值中的最小值。特定累积路径的值越大，将沿着该特定累积路径确定每个符号的状态的概率可越小。也就是说，在第二状态ST2的累积路径短于其它状态ST1、ST3和ST4中的每一个的累积路径的情况下，第八符号SB8将处于第二状态ST2的概率可是最高的。
换句话说，在对于第八符号SB8而言第二状态ST2的累积路径被确定为最短累积路径的情况下，可以将与第八接收信号SIG_rx8对应的第八符号SB8的状态确定为第二状态ST2。其后，路径计算逻辑122c可以对从第七符号SB7到第一符号SB1的路径执行反向跟踪处理，以确定每个符号的状态。如上所述，可以执行反向跟踪处理以比较每个符号中的各个状态的累积路径。
结果，如图9所示，可以将接收信号(例如，第一接收信号SIG_rx1至第八接收信号SIG_rx8)的状态分别确定为“ST3”、“ST3”、“ST4”、“ST1”、“ST1”、“ST3”、“ST2”和“ST2”，但不限于此。判决逻辑122d可以基于所确定的状态输出最终的序列数据DT_se。例如，在第一状态ST1、第二状态ST2、第三状态ST3和第四状态ST4分别对应于“10”、“11”、“01”和“00”的情况下，图9的最终的序列数据DT_se可以具有值“0101001010011111”。
作为示例，参考图8和图9描述的路径计算逻辑122c和判决逻辑122d的操作可以是基于维特比算法的操作。然而，本发明构思的示例实施例不限于该示例，并且可以基于各种估计算法来操作序列估计器122。
图10是示出根据至少一个示例实施例的图2的第一接收电路120的操作的流程图。参考图2和图10，在操作S110中，第一接收电路120可以从外部设备接收信号SIG。例如，第一接收电路120可以通过信道CH从第一发送电路110接收包含特定信息(例如，数据)的信号SIG。在至少一个示例实施例中，接收的信号SIG可被信道CH的响应特性和/或噪声(例如，信号噪声)失真。
在操作S120中，第一接收电路120可以基于接收均衡器121的参考电压Vref生成参考集REF_SET。例如，根据参考图6描述的操作方法，第一接收电路120的序列估计器122可以基于接收均衡器121的参考电压Vref生成包括多个参考电平的参考集REF_SET。作为示例，参考集REF_SET中包括的多个参考电平可以根据构成一个符号的状态的数量、在参考电平中反映的系数的数量和/或抽头的数量等而变化。
在操作S130中，第一接收电路120可以基于接收均衡器121的均衡数据(即，DFE数据DT_dfe)来确定终止符号TS。例如，第一接收电路120的序列估计器122可以根据参考图7描述的操作方法基于DFE数据DT_dfe确定终止符号TS。
在操作S140中，第一接收电路120可以基于终止符号TS和参考集REF_SET对接收的信号SIG进行解码。例如，根据参考图8和图9描述的操作方法，第一接收电路120的序列估计器122可以确定与接收的信号SIG对应的符号的状态，并且可以基于所确定的状态输出最终的序列数据DT_se。
图11A和图11B是示出根据本发明构思的一些示例实施例的第一接收电路的各种结构的框图。为了简明描述，可以由相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参考图11A，第一接收电路220可以包括接收驱动器RX、接收均衡器221、序列估计器222和/或控制逻辑223，但不限于此。以上描述了根据至少一个示例实施例的接收驱动器RX和接收均衡器221，因此将省略其详细描述。
当与图2的第一接收电路120相比时，图11A的第一接收电路220还可以包括控制逻辑223。控制逻辑223可以以独立于序列估计器222的附加硬件或硬件和软件的组合的形式提供，例如专用SoC、FPGA、处理器和/或其它处理设备，专门编程为执行至少一个实施例的操作。控制逻辑223可以被配置为执行图5的参考生成器122a和终止符号确定逻辑122b的功能。换句话说，与参考图2至图9描述的序列估计器122不同的是，图11A的序列估计器222可以被配置为用作简单的维特比解码器，并且序列估计器222的操作所需的各种信息(例如，终止符号TS和参考集REF_SET)可以从控制逻辑223提供。
类似于前述示例实施例中的一个或多个中的那样，控制逻辑223可以基于接收均衡器221的DFE数据DT_dfe(具体地，在前DFE数据DT_dfe')和参考电压Vref来产生终止符号TS和参考集REF_SET，然后可以将它们提供给序列估计器222。
接下来，参考图11B，第一接收电路320可以包括接收驱动器RX、接收均衡器321和/或序列估计器322，但不限于此。接收驱动器RX可以被配置为具有与参考图2描述的接收驱动器RX相同的特征，因此将省略其详细描述。
与前述示例实施例的接收均衡器121和221不同的是，图11B的接收均衡器321可以被配置为包括参考生成器321a和数据提取器321b。参考生成器321a可以基于参考图6描述的方法来生成参考集REF_SET。在至少一个示例实施例中，接收均衡器321可以基于参考图4A和图4B描述的方法输出DFE数据DT_dfe。这里，接收均衡器321可以被配置为通过每个延迟单元DL将系数反映(例如，插入等)到信号中和/或执行用于确定输入到限制器SL的信号的数据的各种操作。
接收均衡器321的前述各种操作中的一些可以与参考生成器321a的生成参考集REF_SET的操作重叠。换句话说，参考生成器321a可以实现为用于执行接收均衡器321的各种操作的逻辑电路的一部分。在这种情况下，可以从接收均衡器321生成参考集REF_SET，而无需任何附加电路。
数据提取器321b可以被配置为以期望的和/或预定的间隔输出DFE数据DT_dfe(更具体地，在前DFE数据DT_dfe')。这里，期望的和/或预定的间隔可以对应于序列数据DT_se的长度。
序列估计器322可以基于参考集REF_SET和在前DFE数据DT_dfe'对接收信号SIG_rx执行解码操作。上面描述了序列估计器322的操作，因此将省略其详细描述。
图12是示出根据本发明构思的至少一个示例实施例的第一接收电路的框图。为了简明描述，可以由相同的附图标记来标识先前描述的元件，而不重复其描述。
参考图12，第一接收电路420可以包括接收驱动器RX、接收均衡器421、序列估计器422和/或序列长度调整逻辑423等，但不限于此。接收驱动器RX、接收均衡器421和序列估计器422可以被配置为具有与上述元件基本上相同的特征，因此将省略其详细描述。
序列长度调整逻辑423可以被配置为调整序列数据DT_se的长度。例如，序列数据DT_se的长度可以表示包括在一个序列数据DT_se中的符号或比特的数量。
在至少一个示例实施例中，序列估计器422可以被配置为基于来自接收均衡器421的DFE数据DT_dfe来确定终止符号TS，而不使用期望的和/或预定的终止符号。换句话说，即使当根据包括了第一接收电路420的设备的设计方法来改变序列数据DT_se的长度时，序列估计器422也可以用于确定终止符号TS。换句话说，即使当序列数据DT_se的长度被改变时，序列估计器422也可以正常地输出序列数据DT_se。
图13是示出根据本发明构思的至少一个示例实施例的第一发送设备和第一接收设备的框图。参考图13，第一发送设备510可以被配置为通过信道CH向第一接收设备520提供包含了特定信息的信号。
第一发送设备510可以包括发送均衡器511和/或发送驱动器TX，但不限于此。上面描述了发送均衡器511和发送驱动器TX的操作，因此将省略其详细描述。
第一接收设备520可以包括接收驱动器RX、接收均衡器521、序列估计器522和/或选择器SEL，但不限于此。接收驱动器RX、接收均衡器521和序列估计器522可以被配置为具有与上述元件基本上相同的特征，因此将省略其详细描述。
选择器SEL可以被配置为选择来自接收均衡器521的均衡数据(即，DFE数据DT_dfe)和来自序列估计器522的均衡数据(即，序列数据DT_se)中的一个。例如，在进入信道CH的噪声在某些通信环境下被削弱、被减弱、断断续续和/或消失的情况下，可以实现从接收均衡器521输出的DFE数据DT_dfe的足够高的可靠性。
相反，在进入信道CH的噪声某些通信环境下较大的情况下，可能难以获得从接收均衡器521输出的DFE数据DT_dfe的足够高的可靠性，但是可以确保从序列估计器522输出的序列数据DT_se的足够高的可靠性。这是因为序列估计器522的操作具有比接收均衡器521的操作更高的恢复特性。然而，序列估计器522的操作可能需要额外的功率。
根据通信环境或附加要求，选择器SEL可以被配置为选择分别从接收均衡器521和序列估计器522输出的DFE数据DT_dfe和序列数据DT_se中的一个，然后输出选择的数据。在至少一个示例实施例中，在可以实现从接收均衡器521输出的DFE数据DT_dfe的足够高的可靠性的情况下，可以选择DFE数据DT_dfe并且可以使序列估计器522不激活。
在至少一个示例实施例中，在第一发送设备510和第一接收设备520的训练处理中，可以确定用于控制选择器SEL的信息。例如，第一发送设备510和第一接收设备520可以执行训练操作。训练操作可以指的是根据(和/或基于)第一发送设备510和第一接收设备520之间的信道CH的状态来调整发送均衡器511和接收均衡器521的系数和/或控制值的操作。可以通过训练操作来评估信道CH的状态(例如，噪声的幅度等)。
在信道CH中的噪声的幅度大于阈值的情况下(即，如果通过信道CH待发送或接收的数据中包括大于阈值噪声的噪声)，选择器SEL可以被配置为使得从序列估计器522输出的序列数据DT_se被选择。换句话说，选择器SEL基于信道CH中的噪声的幅度和期望的噪声阈值来选择序列数据DT_se。相反，在信道CH中的噪声的幅度小于阈值的情况下(即，如果通过信道CH待发送或接收的数据中包括小于阈值噪声的噪声)，选择器SEL可以被配置为使得从接收均衡器521输出的均衡数据DT_dfe被选择。在至少一个示例实施例中，在选择器SEL被配置为选择从接收均衡器521输出的均衡数据DT_dfe的情况下，序列估计器522可以不执行附加操作。
图14是示出根据至少一个示例实施例的图13的第一接收设备的操作的流程图。参考图13和图14，在操作S210中，第一接收设备520可以执行训练操作。例如，第一接收设备520可以向第一发送设备510发送以及从第一发送设备510接收期望的和/或预定的数据比特以执行训练操作。第一接收设备520可以通过训练操作确定将在接收均衡器521中使用的各种系数。
在操作S220中，第一接收设备520可以评估信道环境。例如，第一接收设备520可以通过训练操作评估在信道中产生和/或将在信道中产生的噪声、信道的响应特性等。
在操作S230中，第一接收设备520可以检查评估结果是否满足阈值条件(例如，期望的阈值条件)。例如，基于信道环境的评估，第一接收设备520可以确定是否可以通过接收均衡器521补偿(和/或校正)由待在信道中产生的噪声和/或信道的响应特性引起的信号失真。如果可以通过接收均衡器521补偿各种信号失真，则第一接收设备520可以确定评估结果满足阈值条件，如果无法通过接收均衡器521补偿各种信号失真，则第一接收设备520可以确定评估结果不满足阈值条件。在至少一个示例实施例中，可以基于通信环境的各种因素、接收均衡器的性能(或抽头数量)、发送均衡器的性能(或抽头数量)等来确定阈值条件。
如果评估结果满足阈值条件，则在操作S240中，第一接收设备520可以允许选择器SEL选择从接收均衡器521输出的均衡数据DT_dfe。也就是说，在可以通过接收均衡器521补偿由信道CH引起的信号失真的情况下，选择器SEL可以被设置为输出从接收均衡器521输出的均衡数据DT_dfe。
在至少一个示例实施例中，如果评估结果满足阈值条件，则在操作S250中，第一接收设备520可以使序列估计器522不激活(例如，去激活)。也就是说，在评估结果满足阈值条件的情况下，可以通过接收均衡器521补偿信号失真，因此可能不期望和/或不需要序列估计器522的操作。在这种情况下，为了减少和/或防止额外的功耗，可以去激活序列估计器522。
如果评估结果不满足阈值条件，则在操作S260中，第一接收设备520可以允许选择器SEL选择序列数据DT_se。例如，在仅通过接收均衡器521不能补偿(例如，不能校正等)由信道CH产生的信号失真的情况下，选择器SEL可以被设置为选择从序列估计器522输出的序列数据DT_se。
已经参考图11A至图14描述了根据本发明构思的一些示例实施例的第一发送设备和第一接收设备的各种结构，但是本发明构思的示例实施例不限于该示例。例如，第一接收设备的各种元件可以在一个硬件模块中实现、或者在硬件和软件模块的组合中实现、或者在分离的模块中实现。
图15是示出提供了根据本发明构思的至少一个示例实施例的接收设备的电子系统的框图。参考图15，电子系统1000可以以便携式通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能电话或可穿戴设备的形式提供或以诸如个人计算机、服务器、工作站或笔记本计算机的计算系统的形式提供。
电子系统1000可以包括应用处理器或中央处理单元1100、显示器1220和/或图像传感器1230，但不限于此。应用处理器1100可以包括DigRF主设备1110、显示器串行接口(DSI)主机1120、相机串行接口(CSI)主机1130和物理层(PHY)1140。
DSI主机1120可以通过DSI与显示器1220的DSI设备1225通信。在至少一个示例实施例中，可以在DSI主机1120中提供光学串行器SER。例如，可以在DSI设备1225中提供光学解串器DER。CSI主机1130可以通过相机串行接口与图像传感器1230的CSI设备1235通信。在至少一个示例实施例中，可以在CSI主机1130中提供光学解串器DER。可以在CSI设备1235中提供光学串行器SER。
电子系统1000还可以包括射频(RF)芯片1240，其用于与应用处理器1100通信。RF芯片1240可以包括物理层(PHY)1242、DigRF从设备1244和天线1246。在至少一个示例实施例中，RF芯片1240的物理层1242和应用处理器1100的物理层1140可以被配置为通过MIPIDigRF接口彼此交换数据。
电子系统1000还可以包括工作存储器1250(例如，存储器设备等)和嵌入式/卡存储装置1255。工作存储器1250和嵌入式/卡存储装置1255可以用于存储从应用处理器1100提供的数据。工作存储器1250和嵌入式/卡存储装置1255还可用于将存储的数据提供给应用处理器1100。
工作存储器1250可以临时存储被应用处理器1100处理过或将由应用处理器1100处理的数据。工作存储器1250可以包括诸如静态随机存取存储器(SRAM)、动态RAM(DRAM)和/或同步DRAM(SDRAM)等的易失性存储器，和/或诸如FLASH存储器、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(ReRAM)和/或铁电RAM(FRAM)等的非易失性存储器。嵌入式/卡存储装置1255可以存储数据而不管供电如何。
电子系统1000可以通过诸如全球微波接入互操作性(WiMAX)1260、无线局域网(WLAN)1262和超宽带(UWB)1264等的通信方式与外部系统通信。
电子系统1000还可以包括用于处理语音信息的扬声器1270和麦克风(MIC)1275。电子系统1000还可以包括用于处理位置信息的全球定位系统(GPS)设备1280。电子系统1000还可以包括桥芯片1290，用于管理外围设备之间的连接或与外围设备的连接。
在至少一个示例实施例中，图15中所示的每个元件可以包括参考图1至图14描述的发送电路和/或接收电路，并且可以基于上述操作方法操作。在一些示例实施例中，可以结合其它外部电子设备，基于上述操作方法来操作图15的电子系统1000。
根据本发明构思的一些示例实施例，可以基于接收均衡器的输出(例如，均衡数据)来确定最大似然序列估计器(MLSE)所需的终止符号，并且可以基于接收均衡器的参考电压来确定MLSE所需的参考电平。因此，即使在没有定义这样的终止符号和参考电平的通信环境下也可以正常地估计序列，这可使得可以提高信号接收电路的可靠性。
虽然已经具体示出和描述了本发明构思的各种示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节的变化。

Claims (20)

1.一种信号接收电路，包括：
接收均衡器，其被配置为：
从外部设备接收信号，
通过补偿接收信号中包括的符号间干扰来生成补偿后的接收信号，以及
输出均衡数据，所述均衡数据基于所述补偿后的接收信号；和
最大似然序列估计器，其被配置为：
基于所述均衡数据确定终止符号，
基于所确定的终止符号对所述接收信号执行维特比解码，以及
输出序列数据，所述序列数据基于维特比解码后的接收信号。
2.根据权利要求1所述的信号接收电路，其中，所述最大似然序列估计器还被配置为：
基于所述接收均衡器的参考电压生成电压的参考集；
基于所述终止符号和所述电压的参考集计算所述接收信号中包括的多个符号之间的路径；以及
基于所计算的路径确定所述序列数据。
3.根据权利要求2所述的信号接收电路，其中，所述最大似然序列估计器还被配置为计算从所述终止符号到所述多个符号中的第一符号的路径。
4.根据权利要求2所述的信号接收电路，其中，所述最大似然序列估计器还被配置为：
从所述均衡数据中提取与在前序列数据的最后数据对应的值，所述在前序列数据已在所述序列数据之前被解码；以及
从作为所述终止符号的多个状态中确定状态，所确定的状态与所提取的值对应。
5.根据权利要求2所述的信号接收电路，其中，所述最大似然序列估计器还被配置为：
基于所述参考电压确定针对多个状态中的每个状态的参考；以及
基于所确定的参考和所述接收均衡器的至少一个系数来确定所述电压的参考集中包括的多个参考电平。
6.根据权利要求5所述的信号接收电路，其中，所述最大似然序列估计器还被配置为基于所述多个参考电平中的对应参考电平来计算所述多个符号之间的所述路径中的至少一个。
7.根据权利要求2所述的信号接收电路，其中，所述最大似然序列估计器还被配置为：
基于所述路径的所述计算的结果从所述多个符号中的最后一个符号的多个状态中选择累积路径具有最短长度的状态；以及
基于所选择的状态输出所述序列数据。
8.根据权利要求1所述的信号接收电路，其中，所述接收均衡器还被配置为：
将在前均衡数据延迟期望时间段，所述在前均衡数据在所述均衡数据之前被处理；
输出延迟后的在前均衡数据作为延迟信号；
对所述延迟信号求和，所述求和包括将第一系数反映在所述延迟信号中；
基于参考电压采样求和后的信号；以及
输出采样后的信号作为所述均衡数据。
9.根据权利要求1所述的信号接收电路，其中，所述接收均衡器是包括N抽头结构的判决反馈均衡器电路，其中N是自然数。
10.根据权利要求1所述的信号接收电路，还包括：
序列长度调整逻辑，其被配置为调整所述序列数据的长度。
11.一种操作信号接收电路的方法，包括：
使用至少一个处理器从外部设备接收信号；
使用所述至少一个处理器通过补偿接收信号中包括的符号间干扰来生成补偿信号；
使用所述至少一个处理器基于所述补偿信号生成均衡数据；
使用所述至少一个处理器基于所述均衡数据确定终止符号；
使用所述至少一个处理器基于所述终止符号对所述接收信号执行维特比解码；以及
使用所述至少一个处理器输出序列数据，所述序列数据基于维特比解码后的接收信号。
12.根据权利要求11所述的方法，还包括：
使用所述至少一个处理器基于参考电压生成参考集，所述参考集包括多个参考电平。
13.根据权利要求12所述的方法，其中，所述生成所述参考集还包括：
基于所述参考电压和至少一个系数生成所述多个参考电平中的每一个。
14.根据权利要求12所述的方法，其中，所述执行所述维特比解码还包括：
基于所述终止符号和所述参考集计算多个符号之间的路径，所述多个符号包括在所述接收信号中；
确定所计算的路径中的最短路径；以及
基于所确定的最短路径输出所述序列数据。
15.根据权利要求14所述的方法，其中，所述生成所述补偿信号还包括：
通过将所述均衡数据延迟期望时间来生成延迟信号；
基于将系数包括在所述延迟信号中的反映信号和所述接收信号来生成求和信号；以及
基于所述参考电压来采样所述求和信号，以输出所述均衡数据。
16.一种信号接收电路，包括：
接收均衡器，其被配置为：
通过通信信道从外部发送设备接收信号，
补偿接收信号中包括的符号间干扰，以及
输出均衡数据，所述均衡数据基于补偿后的接收信号；
最大似然序列估计器，其被配置为：
基于所述均衡数据中的至少一个确定终止符号，
基于所确定的终止符号对所述接收信号执行维特比解码，以及
输出序列数据，所述序列数据基于维特比解码后的接收信号；和
选择器，其被配置为基于所述通信信道的状态来选择和输出所述均衡数据和所述序列数据中的一个。
17.根据权利要求16所述的信号接收电路，其中，所述通信信道的所述状态通过训练操作来评估，所述训练操作与所述外部发送设备一起执行。
18.根据权利要求17所述的信号接收电路，其中，
所述选择器被配置为响应于训练操作评估的结果不满足阈值条件而选择和输出所述序列数据；以及
所述选择器被配置为响应于所述训练操作评估的结果满足所述阈值条件而选择和输出所述均衡数据。
19.根据权利要求18所述的信号接收电路，其中，所述阈值条件基于所述接收均衡器的性能或所述接收均衡器的抽头数量来选择。
20.根据权利要求16所述的信号接收电路，其中，所述最大似然序列估计器还被配置为：
基于所述均衡数据确定所述终止符号；
基于所述终止符号和参考集计算多个符号之间的路径，所述多个符号包括在所述接收信号中；以及
基于所计算的路径确定和输出所述序列数据。
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