CN110574291A - 高分辨率fet vds零伏交叉定时检测方案 - Google Patents
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Abstract
在用于检测场效应晶体管中的零伏交叉的方法和设备中，比较器(200)将所述晶体管的漏极到源极电压(Vds)与阈值电压(VTH‑ds)进行比较。将所述晶体管的栅极电压信号(Vgs)提供到所述比较器(200)的时钟输入，使得使用所述栅极电压信号(Vgs)将比较的结果锁存到所述比较器(200)的输出。基于所述比较器(200)输出的值相对于所述晶体管执行控制功能。
Description
背景技术
在零伏开关(ZVS)方案中，将功率递送到负载的场效应晶体管(FET)仅在漏极-源极电压处于或接近零伏时接通或切断。ZVS使用脉宽调制(PWM)，但具有PWM定时的额外单独阶段来允许ZVS操作。零伏开关使电压调节器能够参与“软开关”，因此避免传统PWM操作和定时期间通常引发的开关损耗。
ZVS在需要较高输入电压和电压降下的高开关频率的多种功率转换系统中有用。无线电力传递和充电系统是可从零伏开关极大地受益的技术的实例。无线电力联盟(A4WP)是使用磁共振原理来开发远距离无线能量传递系统的工业标准团体。A4WP无线电力传递使用受引导和受控的磁场来替代传统电源线。为了做到这一点，发射器具有一或多个初级绕组以在其表面上方感应均匀磁场。磁场中的接收器具有次级绕组以捕获磁能且将其转换回电能。在A4WP无线电力传递中，开关频率是6.78MHz的倍数。准确的零电压交叉(ZVC)检测是用于高效ZVS控制的开始点。利用此高频开关，零伏开关的定时准确性需要为纳秒数量级。传统零电压交叉检测方法采用具有极少延迟的非常快速的比较器和栅极驱动器。然而，典型的比较器延迟已经超过前述纳秒范围。
发明内容
在用于控制场效应晶体管的控制模块的所描述实例中，控制模块包含比较器和控制电路。比较器接收晶体管的漏极到源极电压，且将其与阈值电压进行比较。比较器具有接收晶体管的栅极电压的时钟输入，使得使用所接收栅极电压将比较结果锁存到比较器的输出。控制电路接收比较器输出，且基于比较器输出的值相对于晶体管执行控制功能。
在用于控制场效应晶体管的控制模块的其它所描述实例中，控制模块包含漏极到源极电压比较器、栅极到源极电压比较器和至少一个锁存元件。漏极到源极电压比较器接收晶体管的漏极到源极电压(Vds)，且将其与Vds阈值进行比较。Vds比较器具有至少一个输出，其被配置成提供指示Vds与Vds阈值交叉的Vds边沿转变信号。栅极到源极电压比较器接收晶体管的栅极到源极电压(Vgs)且将其与Vgs阈值进行比较。Vgs比较器具有至少一个输出，其被配置成提供指示Vgs与Vgs阈值交叉的Vgs边沿转变信号。所述至少一个锁存元件具有数据输入、时钟输入和输出。数据输入可操作地耦合以从Vds比较器接收Vds边沿转变信号，且时钟输入可操作地耦合以从Vgs比较器接收Vgs边沿转变信号，使得Vgs边沿转变信号用以将Vds边沿转变信号锁存到锁存器输出。
在控制场效应晶体管的方法中，比较器将晶体管的漏极到源极电压与阈值电压进行比较。将晶体管的栅极电压信号提供到比较器的时钟输入，使得使用栅极电压信号将比较结果锁存到比较器的输出。基于比较器输出的值相对于晶体管执行控制功能。
附图说明
图1是说明性无线电力传递系统的示意性框图。
图2是根据说明性实施例用于在零伏开关检测电路中使用的比较器的功能框图。
图3是表明根据说明性实施例Vds信号、Vgs信号、ON_LATE旗标和OFF_LATE旗标之间的定时关系的时序图。
图4是根据说明性实施例能够实施例如相对于图2描述的比较器等比较器的比较器系统的功能框图。
图5是展示根据说明性定时和控制方案例如图4中展示的比较器系统中各种信号的定时关系的时序图定时。
图6是根据说明性实施例控制场效应晶体管的方法的流程图。
具体实施方式
说明性方面是针对用于实现高频零伏开关系统中的准确且有效的零伏交叉检测的技术。出于说明的目的，本文中相对于A4WP无线电力传递和充电系统描述零伏交叉检测方法。然而，实例实施例的方面适用于采用零伏开关的大体上任何系统。
图1是说明性无线电力传递系统100的示意性框图。无线电力传递系统100的初级侧105包含初级侧控制模块110，其说明性地包括集成电路控制器。初级侧控制模块110产生控制信号，且将其提供到外部开关Q1、Q2、Q3和Q4。在图1中展示的说明性实施例中，开关Q1、Q2、Q4和Q4是金属氧化物半导体场效应晶体管(MOSFET)，且由初级侧控制模块110提供的控制信号是栅极-驱动器信号。开关Q1和Q3的结限定槽节点N1，且开关Q2和Q4的结限定槽节点N2。确切地说，在图1的说明性实施例中，槽节点N1由晶体管Q1的源极和晶体管Q3的漏极的结限定。槽节点N2由晶体管Q2的源极和晶体管Q4的漏极的结限定。晶体管Q1和Q2的漏极耦合到输入电压Vin。晶体管Q3和Q4的源极耦合到接地。槽节点N1和N2耦合到包括初级侧电容器Cprimary和初级侧电感器Lprimary的初级侧LC槽路。槽节点N1耦合到初级侧电容器Cprimary的第一端子。初级侧电感器Lprimary耦合在电容器Cprimary的第二端子和槽节点N2之间。
初级侧电感器Lprimary以感应方式跨越气隙M耦合到次级侧电感器Lsecondary。在无线电力传递系统100的次级侧115上，包括次级侧电感器Lsecondary和次级侧电容器Csecondary的LC槽路耦合到槽节点N3和N4。槽节点N3耦合到次级侧电感器Lsecondary的第一端子。次级侧电容器Csecondary耦合在电感器Lsecondary的第二端子和槽节点N4之间。在说明性实施例中包括集成电路控制器的次级侧控制模块120产生控制信号，且将其提供到布置于H桥配置中的外部开关Q5、Q6、Q7和Q8。在说明性实施例中，初级侧控制模块110和次级侧控制模块120是单个集成电路的一部分。在图1中展示的说明性实施例中，开关Q5、Q6、Q7和Q8为MOSFET，且由次级侧控制模块120提供的控制信号为栅极-驱动器信号。开关Q5和Q7的结限定槽节点N3，且开关Q6和Q8的结限定槽节点N4。确切地说，在图1的说明性实施例中，槽节点N3由晶体管Q5的源极和晶体管Q7的漏极的结限定。槽节点N4由晶体管Q6的源极和晶体管Q8的漏极的结限定。晶体管Q7和Q8的源极耦合到接地。晶体管Q5和Q6的漏极限定提供输出电压VBRIDGE_OUT的输出节点NO。
在说明性实施例中，集成锁相回路(PLL)(未图示)锁定到外部高频晶体振荡器(也未图示)上。锁相回路说明性地集成在与初级侧控制模块110和次级侧控制模块120相同的集成电路上。初级侧控制模块110包含数字脉宽调制(PWM)产生状态机，其联合锁相回路一起工作以产生驱动初级侧控制模块110中的四个栅极-驱动器电路的驱动波形。所述四个栅极-驱动器电路继而驱动初级侧晶体管Q1、Q2、Q3和Q4的栅极以及串联的LC谐振槽以跨越气隙M发射功率。在次级侧115上，跨越谐振器电容器Csecondary捕获的恢复的信号被切片以产生用于锁相回路的数字参考信号。次级侧控制模块120包含PWM产生状态机，其试图驱动次级侧H桥的晶体管Q5、Q6、Q7和Q8的栅极以用于同步整流。为了使初级侧105和次级侧115上的效率最大化，重要的是优化晶体管Q1-Q8的开关时间。零伏开关(ZVS)是优化这些开关时间的一种有效手段。精确的零伏交叉(ZVC)检测对于使ZVS方案的效率最大化很关键。
零伏开关事件确定初级侧晶体管Q1-Q4中的每一个的接通事件。断开边沿方便地与参考时钟同步，所述参考时钟设置整个系统的定时参考。在次级侧115上，定时参考是基于穿过初级侧电感器Lprimary的电流波形IP。次级侧控制模块120执行模拟全桥二极管整流器的同步整流。针对次级侧晶体管Q5-Q8的接通边沿和断开边沿两者检测零伏开关条件。
为了说明根据实例实施例的开关控制的方面，下文中描述晶体管Q1的操作和控制。关于晶体管Q1的此描述还涉及其它初级侧晶体管Q2-Q4，且在许多方面还涉及次级侧晶体管Q5-Q8。晶体管Q1的漏极到源极电压信号Vds归因于由晶体管的接合线产生的环状效应因此是复杂的。产生于Lprimary(dIp/dt)的额外电压可大于IdsRds。初级侧控制模块110中的ZVS检测电路检测对应晶体管Q1的Vds高于还是低于预定阈值VTH-ds。在说明性实施例中，ZVS检测电路包含将Vds与预定阈值VTH-ds进行比较的比较器。图2是根据说明性方面用于在此ZVS检测电路中使用的比较器200的功能框图。在说明性实施例中，例如图2的比较器200等比较器对应于外部晶体管Q1-Q8中的每一个。理想地，阈值VTH-ds将设定在0V。但在说明性实施例中，VTH-ds设定在仍合理地接近ZVS条件但相对不受寄生效应影响的值，例如1V。晶体管的栅极到源极电压Vgs用作时钟来锁存比较器输出。比较器200具有两个输出，其在本文中被称作ON_LATE和OFF_LATE。锁存的输出ON_LATE和OFF_LATE指示开关边沿相对于ZVS条件为早还是迟。初级侧控制模块105使用ON_LATE和OFF_LATE旗标来调整被提供给晶体管Q1的栅极-驱动器信号的定时控制，以使晶体管开关时间和Vds零交叉时间之间的延迟最小化。旗标说明性地由PWM状态机使用以产生所要开关波形。在说明性实施例中，ON_LATE和OFF_LATE信号两者在多个(例如八个)PWM循环上求平均以获得较长时间周期内的平均值且借此减小噪声敏感度。再次注意，虽然相对于晶体管Q1描述此开关控制方案，但相同或类似原理适用于其它初级侧晶体管Q2-Q4和次级侧晶体管Q5-Q8。
当Vgs信号从低转变到高时，如由Vgs与栅极到源极阈值电压VTH-gs交叉所指示，Vds信号与漏极到源极阈值电压VTH-ds的比较结果锁存到比较器200的ON_LATE输出。如果当Vgs信号变高(借此锁存比较器输出)时漏极到源极电压Vds小于阈值电压，则ON_LATE输出信号变为(或保持为)1(逻辑高)，从而指示栅极-驱动器信号在Vds信号下降到零之后变高了(接通晶体管Q1)。因此，栅极-驱动器信号推迟接通了晶体管Q1。另一方面，如果当Vgs信号变高时漏极到源极电压Vds仍大于阈值电压，则ON_LATE输出信号变为(或保持为)0(逻辑低)，从而指示栅极-驱动器信号在Vds信号下降到零之前变高了。应注意，Vds信号可早于或迟于栅极-驱动器信号接通或断开晶体管而改变，这是归因于由相关联负载经由LC槽路驱动的电流的效应。在任一情况下，Vds将在Vgs变高之前变低。为了实现最大开关效率，合乎需要的是，栅极-驱动器信号(且因此Vgs信号)变高且Vds信号尽可能接近同时地变低。
当Vgs信号从高转变到低时，Vds信号与阈值电压VTH-ds的比较结果锁存到比较器200的OFF_LATE输出。如果漏极到源极电压Vds紧接在Vgs信号变低(借此锁存比较器输出)之后开始升高且与阈值电压VTH-ds交叉，则OFF_LATE输出信号变为(或保持为)1(逻辑高)，从而指示栅极-驱动器信号保持晶体管Q1接通且保持Vds为低，否则LC槽路将已经驱动Vds为高(到其断开状态电压电平)。因此，栅极-驱动器信号推迟断开了晶体管Q1。另一方面，如果当Vgs信号变低时漏极到源极电压Vds并不立即升高，则OFF_LATE输出信号变为0(逻辑低)，从而指示栅极-驱动器信号在Vds信号下降到零之前变低了。为了实现最大开关效率，合乎需要的是，栅极-驱动器信号(且因此Vgs信号)变低且Vds信号尽可能接近同时地变高。
图3是表明Vds信号、Vgs信号、ON_LATE旗标和OFF_LATE旗标之间的说明性定时关系的时序图。出于表明使用Vgs信号来锁存Vds比较器的目的，图3的时序图表示不考虑现实世界系统中存在的各种系统延迟的理想系统。下文中描述和考虑此类延迟。如上文所描述，栅极到源极电压Vgs用于锁存比较器200的输出。当Vgs信号变高时，漏极到源极电压Vds与阈值电压VTH-ds的比较结果锁存到ON_LATE输出。在图3中的时间t1处，凭借由初级侧控制模块110(或，对于次级侧晶体管Q5-Q8，由次级侧控制模块)提供的栅极-驱动器信号，Vgs信号变高。如图3所示，在时间t1处，漏极到源极电压Vds已经下降到比较器阈值电压VTH-ds以下，其在图3的说明性实施例中展示为近似1V。因此，Vds小于VTH-ds且ON_LATE旗标变高，从而指示栅极-驱动器信号推迟接通晶体管，即在Vds信号已经变低之后。
如上文所描述，当Vgs信号变低时，漏极到源极电压Vds与阈值电压VTH-ds的比较结果锁存到OFF_LATE输出。在图3中的时间t2处，凭借由初级侧控制模块110(或，对于次级侧晶体管Q5-Q8，由次级侧控制模块)提供的栅极-驱动器信号，Vgs信号变低。如图3所示，在时间t2处，漏极到源极电压Vds紧接在Vgs信号变低之后开始升高且与阈值电压VTH-ds交叉。因此，OFF_LATE旗标变高，从而指示栅极-驱动器信号推迟断开晶体管。
在图3中的时间t3处，Vgs信号再次变高。如图3所示，在时间t3处，漏极到源极电压Vds仍大于阈值电压VTH，且因此ON_LATE旗标变低，从而指示栅极-驱动器信号较早接通晶体管，即在Vds信号已变低之前。在图3中的时间t4处，Vgs信号再次变低。在时间t3处，漏极到源极电压Vds仍小于阈值电压VTH，且因此OFF_LATE旗标变低，从而指示栅极-驱动器信号较早断开晶体管，即在Vds信号已经变高之前。
在说明性实施例中，初级侧控制模块110中的PWM状态机使用来自对应于初级侧晶体管Q1-Q4中的每一个的Vds比较器的锁存输出来调节到锁相回路的控制位。类似地，次级侧控制模块120中的PWM状态机使用来自对应于次级侧晶体管Q5-Q8中的每一个的Vds比较器的锁存输出来调节到锁相回路的控制位。PWM状态机采用控制算法，其试图获得栅极-驱动器波形的上升沿和下降沿的锁定位置。这些算法说明性地采用栅极-驱动器波形的初始脉宽值。举例来说，在说明性实施例中，搜索算法的开始处的初始脉宽的硬译码值设定为初级侧上～40％DC和次级侧上～10％DC。在操作期间，接着基于ON_LATE和OFF_LATE旗标(说明性地在多个PWM循环上求平均)的值动态地调整脉宽以使Vds和Vgs信号的对准最大化。
在说明性实施例中，初级侧PWM状态机和次级侧PWM状态机各自首先试图将栅极-驱动器波形的上升沿锁定到ON_LATE旗标。这是通过连续移位栅极-驱动器信号的上升沿的位置直至ON_LATE旗标改变状态来进行。在说明性实施例中，位置改变之间的时间周期可经由非易失性存储器(NVM)编程，且可基于系统的带宽要求来调谐。PWM状态机接下来针对下降沿重复所述过程。PWM状态机相对于所有四个外部晶体管(针对初级侧PWM状态机的晶体管Q1-Q4，以及针对次级侧PWM状态机的晶体管Q5-Q8)执行此过程。当所有四个外部晶体管的上升沿和下降沿两者已经达到零伏开关的最佳位置时，状态机围绕那些位置双态切换所述边沿。
图4是根据说明性实施例实施例如关于图2和3描述的比较器200等比较器的比较器系统400的功能框图。比较器系统400实施相对于图2和3描述的定时控制方案，借此Vgs信号用作时钟信号来控制比较器200的输出(或比较器系统400的输出)的锁存。比较器系统400还考虑现实世界系统中的上文所描述的一些定时延迟。如图4中所示，比较器系统400实际采用两个比较器-Vds比较器410和Vgs比较器420。Vds比较器410接收漏极到源极电压Vds且将其与预定阈值VTH-ds进行比较。如相对于图2所描述，理想地，阈值VTH-ds将设定在0V。但在说明性实施例中，VTH-ds设定在例如1V等值，其仍合理地接近ZVS条件，但相对不受寄生效应的影响。Vds比较器410具有两个输出，在本文中被称作RISE_P和FALL_P。当Vds信号上升到电压阈值VTH-ds以上时，RISE_P输出通过变高来响应于Vds信号的上升沿。当Vds信号下降到电压阈值VTH-ds以下时，FALL_P输出通过变高来响应于Vds的下降沿。
Vgs比较器420接收栅极到源极电压Vds且将其与预定值进行比较，所述预定值对应于相关联晶体管的接通阈值电压。在说明性实施例中，Vgs比较器420的Vgs输入直接耦合到栅极-驱动器电路的栅极向上和栅极向下引脚。Vgs比较器420具有两个输出，在本文中被称作ON_CLK和OFF_CLK。当Vgs信号上升到电压阈值VTH-gs以上时，ON_CLK输出通过变高来响应于Vds信号的上升沿。当Vgs信号下降到电压阈值VTH-gs以下时，OFF_CLK输出通过变高来响应于Vds的下降沿。
Vds比较器410和Vgs比较器420两者经受固有延迟量。相应地，Vds信号改变状态(即，上升到高于，或下降到低于电压阈值VTH-ds)的时间和对应Vds输出(RISE_P或FALL_P)改变状态(即，变高或变低)的时间之间存在固有延迟量。同样，Vgs信号改变状态(即，上升到高于，或下降到低于电压阈值VTH-gs)的时间和对应Vds输出改变状态的时间之间存在固有延迟量。由Vds比较器410和Vgs比较器420引入的延迟量可从一个部分到另一部分变化，并且还响应于过程方差而变化。延迟匹配/修整模块430包含考虑这些固有延迟且针对这些固有延迟进行调整的电路。Vds比较器410和Vgs比较器420两者的输出中的每一个被提供给延迟匹配/修整模块430中的延迟元件。确切地说RISE_P信号被提供给延迟元件435，FALL_P信号被提供给延迟元件440，OFF_CLK信号被提供给延迟元件445，且ON_CLK信号被提供给延迟元件450。延迟元件435-450中的每一个还包含用于接收规定待由对应延迟元件引入的延迟量的修整值的修整输入(未图示)。这些修整值可通过可包含测试的各种方法在制造期间或之后确定。在说明性实施例中，修整值存储在非易失性存储器中。以此方式，延迟匹配/修整模块430可补偿Vds比较器410和Vgs比较器420中固有的延迟。在说明性实施例中，延迟匹配/修整模块430还补偿控制栅极-驱动器电路的PWM信号改变状态的时间和栅极电压响应于此而改变的时间之间存在的延迟。
延迟匹配/修整模块430因此产生从Vds比较器410和Vgs比较器420接收的信号的延迟调整型式。确切地说，延迟元件435输出在本文中被称作RISE_P_DLY的信号，延迟元件440输出在本文中被称作FALL_P_DLY的信号，延迟元件445输出在本文中被称作OFF_CLK_DLY的信号，且延迟元件450输出在本文中被称作ON_CLK_DLY的信号。
输出锁存器和平均逻辑模块460接收来自延迟匹配/修整模块430的Vds比较器410和Vgs比较器420的延迟调整输出。输出锁存器和平均逻辑模块460在如Vgs比较器420的输出所表示的Vgs信号的上升沿和下降沿所规定的时间处实施Vds比较器410的输出的锁存。在由图4表示的说明性实施例中，ON_LATE和ON_LATE旗标的锁存使用两个D触发器465和470实施。D触发器470从延迟匹配/修整模块430在其D输入处接收FALL_P_DLY信号，且在其时钟输入处接收ON.CLK.DLY信号。因此，当ON_CLK_DLY信号变高从而指示栅极到源极电压Vgs已经变高时，D输入处存在的值，即FALL_P_DLY信号的值作为ON_LATE旗标锁存到输出Q。如果在Vgs信号上升到Vgs阈值VTH-gs以上之前Vds电压下降到Vds阈值VTH-ds以下，则此值将为数字1(逻辑高)。换句话说，ON_LATE＝1指示晶体管接通“迟延”，即在漏极到源极电压下降到其阈值VTH-ds以下之后。
D触发器465从延迟匹配/修整模块430在其D输入处接收RISE_P_DLY信号，且在其时钟输入处接收OFF.CLK.DLY信号。因此，当OFF_CLK_DLY信号变高从而指示栅极到源极电压Vgs已经变低时，D输入处存在的值，即RISE_P_DLY信号的值作为OFF_LATE旗标锁存到输出Q。如果在Vgs信号下降到Vgs阈值VTH-gs以下之前Vds电压上升到Vds阈值VTH-ds以上，则此值将为数字1(逻辑高)。换句话说，OFF_LATE＝1指示晶体管断开“迟延”，即在漏极到源极电压上升到其阈值VTH-ds以上之后。
如上文相对于图2和3所描述，初级侧控制模块110和次级侧控制模块120的PWM状态机使用ON_LATE和OFF_LATE旗标来产生所要开关波形，例如通过基于那些ON_LATE和OFF_LATE旗标反复地调整用于产生被提供给晶体管Q1-Q8的栅极驱动器信号的PWM信号的上升沿和下降沿的位置。在说明性实施例中，输出锁存器和平均逻辑模块460包含平均逻辑，其用以对多个(例如八个)PWM循环上的ON_LATE和OFF_LATE信号求平均以获得较长时间周期内的平均值且借此减小噪声敏感度。
图5是展示根据说明性定时和控制方案例如图4中展示的比较器系统400等比较器系统中各种信号的定时关系的时序图定时。图5的时序图展示PWM控制信号、栅极到源极电压Vgs、漏极到源极电压Vds、ON_CLK信号、ON_CLK_DLY信号、FALL_P信号、FALL_P_DLY信号和ON_LATE旗标。上文相对于图4描述这些信号。PWM/Vgs曲线展示脉宽调制信号PWM和栅极到源极电压Vgs两者。PWM信号说明性地由脉宽调制状态机产生，且被提供给栅极-驱动器电路，栅极-驱动器电路基于PWM信号产生栅极-驱动器信号。栅极到源极电压Vgs表示由栅极-驱动器电路提供给晶体管的栅极的栅极-驱动器信号。在图5中的时间t1处，PWM信号变高。在驱动器延迟500之后，在时间t2处，栅极到源极电压Vgs与晶体管接通阈值VTH-gs交叉，所述晶体管接通阈值在图5的说明性实施例中为2.5V。在Vgs比较器延迟510之后，在时间t4处，Vgs比较器420的ON_CLK输出响应于时间t2处Vgs信号与VTH-gs阈值交叉而变高。在时间t3处，晶体管的漏极到源极电压Vds与漏极到源极电压阈值VTH-ds交叉，所述漏极到源极电压阈值在图5的说明性实施例中设定在1V。在Vds比较器延迟520之后，在时间t5处，Vds比较器410的FALL_P输出响应于时间t3处Vds信号与VTH-ds阈值交叉而变高。
如图5所示，Vgs比较器延迟510和Vds比较器延迟520之间存在延迟失配。相应地，在图5的说明性实例中，Vgs比较器420经受比Vds比较器410长的延迟。延迟匹配/修整模块430通过对ON_CLK和FALL_P信号执行延迟匹配来补偿此延迟失配。确切地说，延迟元件440和450将延迟分别施加到FALL_P和ON_CLK信号。所施加的延迟量由被供应给延迟元件440和450的修整值限定。所述修整值基于如在制造期间和之后经由测试和其它手段说明性地确定的比较器410和420中的每一个中固有的延迟量。被称作FALL_P_DLY的延迟元件440的输出构成FALL_P信号的延迟调整型式，且被称作ON_CLK_DLY的延迟元件450的输出构成ON_CLK信号的延迟调整型式。根据所实施的延迟调整，FALL_P_DLY信号在时间t6处变高且ON_CLK_DLY信号在时间t7处变高。FALL_P_DLY信号被提供给输出锁存器和平均逻辑模块460的D触发器470，且ON_CLK_DLY信号被提供给D触发器470的时钟输入。因此，当ON_CLK_DLY信号在时间t7处变高时，D输入处的值锁存到触发器的Q输出，这提供ON_LATE旗标。因为FALL_P_DLY信号在时间t7处为高，所以ON_LATE旗标相应地变高。归因于D触发器460中固有的小延迟，ON_LATE在时间t8处变高，从而反映Vgs信号变高的事实，借此推迟(即，在漏极到源极电压Vds下降到VTH-ds以下之后)接通晶体管。
图6是根据说明性实施例控制场效应晶体管的方法的流程图。在框600处，比较器将晶体管的漏极到源极电压与阈值电压进行比较。在框610处，将晶体管的栅极电压信号提供到比较器的时钟输入，使得使用栅极电压信号将比较结果锁存到比较器的输出。在框620处，基于比较器输出的值相对于晶体管执行控制功能。
在权利要求书的范围内，对所描述实施例的修改是可能的，且其它实施例是可能的。举例来说，所描述实施例包含由Vds比较器执行的零伏交叉检测方案，其使用晶体管的栅极电压作为时钟输入来锁存比较器输出，但其它变化是可能的。并且，举例来说，所描述实施例包含使用零伏开关的无线电力传递系统，但其它系统可同样使用零伏开关。
Claims (20)
1.一种用于控制具有栅极、漏极和源极的场效应晶体管的控制模块，所述控制模块包括：
比较器，其可操作以接收所述晶体管的漏极到源极电压且将其与阈值电压进行比较，所述比较器包括可操作以接收所述晶体管的栅极电压的时钟输入，其中使用所述所接收栅极电压将所述比较的结果锁存到所述比较器的输出；以及
控制电路，其可操作以接收所述比较器输出且基于所述比较器输出的值相对于所述晶体管执行控制功能。
2.根据权利要求1所述的控制模块，其中所述比较器包括：
第一输出，其被配置成提供指示所述栅极电压在所述漏极到源极电压从高变为低之前还是之后接通所述晶体管的on-late旗标，其中使用所述所接收栅极电压的上升沿将所述比较的结果锁存到所述比较器的所述第一输出；以及
第二输出，其被配置成提供指示所述栅极电压在所述漏极到源极电压从低变为高之前还是之后断开所述晶体管的off-late旗标，其中使用所述所接收栅极电压的下降沿将所述比较的结果锁存到所述比较器的所述第二输出。
3.根据权利要求2所述的控制模块，其中所述控制电路可操作以基于所述on-late旗标的值和所述off-late旗标的值相对于所述晶体管执行至少一个控制功能。
4.根据权利要求3所述的控制模块，其中所述控制电路可操作以基于所述on-late旗标的所述值调整驱动所述晶体管的栅极驱动器信号的上升沿的定时，且基于所述off-late旗标的所述值调整所述栅极驱动器信号的下降沿的定时。
5.根据权利要求3所述的控制模块，其中所述控制电路可操作以基于所述on-late旗标的所述值调整用于产生驱动所述晶体管的栅极驱动器信号的脉宽调制PWM信号的上升沿的定时，且基于所述off-late旗标的所述值调整所述PWM信号的下降沿的定时。
6.根据权利要求5所述的控制模块，其中所述控制电路可操作以对多个PWM循环上的所述on-late旗标的所述值求平均，并对多个PWM循环上的所述off-late旗标的所述值求平均，且基于所述on-late旗标的平均值调整所述PWM信号的所述上升沿的所述定时，并基于所述off-late旗标的平均值调整所述PWM信号的所述下降沿的所述定时。
7.一种用于控制具有栅极、漏极和源极的场效应晶体管的控制模块，所述控制模块包括：
漏极到源极电压比较器，其可操作以接收所述晶体管的漏极到源极电压(Vds)且将其与Vds阈值进行比较，所述Vds比较器具有至少一个被配置成提供Vds边沿转变信号的输出，所述Vds边沿转变信号指示Vds与所述Vds阈值交叉；
栅极到源极电压比较器，其可操作以接收所述晶体管的栅极到源极电压(Vgs)且将其与Vgs阈值进行比较，所述Vgs比较器具有至少一个被配置成提供Vgs边沿转变信号的输出，所述Vgs边沿转变信号指示Vgs与所述Vgs阈值交叉；以及
至少一个锁存元件，其具有数据输入、时钟输入和输出，所述数据输入可操作地耦合以从所述Vds比较器接收Vds边沿转变信号，且所述时钟输入可操作地耦合以从所述Vgs比较器接收Vgs边沿转变信号，使得所述Vgs边沿转变信号用以将所述Vds边沿转变信号锁存到所述锁存器输出。
8.根据权利要求7所述的控制模块，其进一步包括延迟-匹配模块，所述延迟-匹配模块可操作地耦合以从所述Vds比较器接收所述Vds边沿转变信号并从所述Vgs比较器接收所述Vgs边沿转变信号，将匹配延迟施加到所述Vds边沿转变信号和所述Vgs边沿转变信号中的至少一个，以补偿所述Vds比较器和所述Vgs比较器中固有的任何延迟差异，且将经过延迟调整的Vds边沿转变信号提供到所述至少一个锁存元件的所述数据输入，并将经过延迟调整的Vgs边沿转变信号提供到所述至少一个锁存元件的所述时钟输入。
9.根据权利要求7所述的控制模块，其进一步包括控制电路，所述控制电路可操作以接收所述至少一个锁存元件的所述输出，且基于所述至少一个锁存元件的所述输出的值相对于所述晶体管执行控制功能。
10.根据权利要求7所述的控制模块，其中所述至少一个锁存元件包括至少一个D触发器。
11.根据权利要求7所述的控制模块，其中：
所述Vds比较器包括第一和第二输出，所述第一输出被配置成提供指示Vds上升到所述Vds阈值以上的Vds上升沿信号，所述第二输出被配置成提供指示Vds下降到所述Vds阈值以下的Vds下降沿信号；以及
所述Vgs比较器包括第一和第二输出，所述第一输出被配置成提供指示Vgs上升到所述Vgs阈值以上的Vgs上升沿信号，所述第二输出被配置成提供指示Vgs下降到所述Vgs阈值以下的Vgs下降沿信号。
12.根据权利要求11所述的控制模块，其中所述至少一个锁存元件包括：
第一锁存元件，其具有数据输入、时钟输入和输出，所述数据输入可操作地耦合以从所述Vds比较器接收所述Vds下降沿信号，且所述时钟输入可操作地耦合以从所述Vgs比较器接收所述Vgs上升沿信号，使得所述Vgs上升沿信号用以将所述Vds下降沿信号锁存到所述锁存器输出，所述锁存器输出因此充当on-late旗标，所述on-late旗标指示所述Vgs信号在所述漏极到源极电压从高变为低之前还是之后接通所述晶体管；以及
第二锁存元件，其具有数据输入、时钟输入和输出，所述数据输入可操作地耦合以从所述Vds比较器接收所述Vds上升沿信号，且所述时钟输入可操作地耦合以从所述Vgs比较器接收所述Vgs下降沿信号，使得所述Vgs下降沿信号用以将所述Vds上升沿信号锁存到所述锁存器输出，所述锁存器输出因此充当off-late旗标，所述off-late旗标指示所述Vgs信号在所述漏极到源极电压从低变为高之前还是之后断开所述晶体管。
13.根据权利要求12所述的控制模块，其进一步包括控制电路，所述控制电路可操作以接收所述on-late旗标和所述off-late旗标，且基于所述on-late旗标的值和所述off-late旗标的值相对于所述晶体管执行至少一个控制功能。
14.根据权利要求12所述的控制模块，其进一步包括：
第一延迟匹配元件，其可操作以将匹配延迟施加到所述Vds上升沿信号以补偿所述Vds比较器和所述Vgs比较器中固有的任何延迟差异，并将经过延迟调整的Vds上升沿信号提供到所述第二锁存元件的所述数据输入；
第二延迟匹配元件，其可操作以将匹配延迟施加到所述Vds下降沿信号以补偿所述Vds比较器和所述Vgs比较器中固有的任何延迟差异，并将经过延迟调整的Vds下降沿信号提供到所述第一锁存元件的所述数据输入；
第三延迟匹配元件，其可操作以将匹配延迟施加到所述Vgs下降沿信号以补偿所述Vds比较器和所述Vgs比较器中固有的任何延迟差异，并将经过延迟调整的Vgs下降沿信号提供到所述第二锁存元件的所述时钟输入；以及
第四延迟匹配元件，其可操作以将匹配延迟施加到所述Vgs上升沿信号以补偿所述Vds比较器和所述Vgs比较器中固有的任何延迟差异，并将经过延迟调整的Vgs上升沿信号提供到所述第一锁存元件的所述时钟输入。
15.一种控制场效应晶体管的方法，其包括：
利用比较器将所述晶体管的漏极到源极电压与阈值电压进行比较；
将所述晶体管的栅极电压信号提供到所述比较器的时钟输入，使得使用所述栅极电压信号将所述比较的结果锁存到所述比较器的输出；以及
基于所述比较器输出的值执行相对于所述晶体管执行控制功能。
16.根据权利要求15所述的方法，其进一步包括：
在所述比较器的第一输出处提供on-late旗标，所述on-late旗标指示所述栅极电压信号在所述漏极到源极电压从高变为低之前还是之后接通所述晶体管；
在所述比较器的第二输出处提供off-late旗标，所述off-late旗标指示所述栅极电压信号在所述漏极到源极电压从低变为高之前还是之后断开所述晶体管；
响应于在所述时钟输入处接收到所述栅极电压信号的上升沿将所述比较的结果锁存到所述比较器的所述第一输出；以及
响应于在所述时钟输入处接收到所述栅极电压信号的下降沿将所述比较的结果锁存到所述比较器的所述第二输出。
17.根据权利要求16所述的方法，其中所述执行控制功能包括基于所述on-late旗标的值和所述off-late旗标的值相对于所述晶体管执行至少一个控制功能。
18.根据权利要求17所述的方法，其中所述执行控制功能包括基于所述on-late旗标的所述值调整驱动所述晶体管的栅极驱动器信号的上升沿的定时，以及基于所述off-late旗标的所述值调整所述栅极驱动器信号的下降沿的定时。
19.根据权利要求18所述的方法，其中所述执行控制功能包括基于所述on-late旗标的所述值调整用于产生驱动所述晶体管的栅极驱动器信号的脉宽调制PWM信号的上升沿的定时，以及基于所述off-late旗标的所述值调整所述PWM信号的下降沿的定时。
20.根据权利要求19所述的方法，其中所述执行控制功能包括在多个PWM循环上对所述on-late旗标的所述值求平均，在多个PWM循环上对所述off-late旗标的所述值求平均，基于所述on-late旗标的平均值调整所述PWM信号的所述上升沿的所述定时，以及基于所述off-late旗标的平均值调整所述PWM信号的所述下降沿的所述定时。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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