CN110544624A - 用于半导体制程的方法 - Google Patents

用于半导体制程的方法 Download PDF

Info

Publication number
CN110544624A
CN110544624A CN201910005108.2A CN201910005108A CN110544624A CN 110544624 A CN110544624 A CN 110544624A CN 201910005108 A CN201910005108 A CN 201910005108A CN 110544624 A CN110544624 A CN 110544624A
Authority
CN
China
Prior art keywords
film
layer
silicon
dummy gate
compliant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910005108.2A
Other languages
English (en)
Inventor
梁品筑
余德伟
李益诚
陈建豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110544624A publication Critical patent/CN110544624A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

此处所述的实施例一般关于采用循环的沉积‑蚀刻制程，以形成栅极层于高深宽比的沟槽中。在一实施例中，提供用于半导体制程的方法。方法包括进行循环的沉积‑蚀刻制程，以形成顺应膜于基板上的结构的下表面上，且顺应膜沿着结构的侧壁表面。方法包括再流动顺应膜。方法包括形成盖层于再流动的顺应膜上。方法包括沉积结晶膜于盖层上。方法包括在沉积结晶膜之后，使再流动的顺应膜与盖层结晶。

Description

用于半导体制程的方法
技术领域
本发明实施例关于在半导体制程中沉积膜状物或层状物，更特别关于沉积膜状物或层状物于鳍状物之间的高深宽比沟槽中。
背景技术
随着半导体产业进展至纳米技术制程节点，以追求更高的装置密度、更高效能、与更低成本，来自制作与设计问题的挑战导致三维设计(如鳍状场效晶体管)的发展。鳍状场效晶体管装置通常包含大高宽比的半导体鳍状物，而通道与源极/漏极区形成其中。栅极沿着鳍状结构的侧部形成，并形成于鳍状结构上(如包覆鳍状结构)，有利于增加通道的表面积以产生更快、更可信、与控制更佳的半导体晶体管装置。然而尺寸减少在沉积膜状物至小尺寸与高深宽比的沟槽中时，将面临之前未出现的挑战。
发明内容
本发明一实施例提供的用于半导体制程的方法，包括：进行循环的沉积-蚀刻制程，以形成顺应膜于基板上的结构的下表面上，且顺应膜沿着结构的侧壁表面；再流动顺应膜；形成盖层于再流动的顺应膜上；沉积结晶膜于盖层上；以及在沉积结晶膜之后，使再流动的顺应膜与盖层结晶。
附图说明
图1是一些实施例中，用于制作半导体装置结构的方法的流程图。
图2是一些实施例中，形成虚置栅极层的制程。
图3至图8、图9A与图9B、图10A至图10C、图11A与图11B、图12A与图12B、与图13A与图13B是一些实施例中，对应多种制作阶段的中间结构的多种三维图与剖视图。
附图标记说明：
A-A、B-B、Y-Y 剖面
100 流程图
102、104、106、108、110、208 步骤
202、206、212 膜沉积制程
204 蚀刻制程
210 膜再流动制程
214 结晶膜沉积制程
216 退火制程
302 半导体基板
304 鳍状物
306 沟槽
308 隔离区
310 下表面
312 侧壁表面
414、1232 界面介电层
516 膜状物
717 缝隙及/或空洞
819 结晶膜
1018 遮罩
1020 虚置栅极结构
1122 源极/漏极区
1124 栅极间隔物
1226 接点蚀刻停止层
1228 第一层间介电层
1230、1230a、1230b 置换栅极结构
1232 界面介电层
1234 栅极介电层
1236 顺应层
1238 栅极导电充填材料
1340 第二层间介电层
1342 硅化物区
1344 阻障层
1346 导电材料
具体实施方式
可以理解的是，下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构件与排列的实施例是用以简化本发明而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者的间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
此处所述的实施例关于在半导体制程中沉积膜状物或层状物。此处所述的实施例内容特别关于沉积膜状物或层状物于鳍状物之间的沟槽中，而沟槽可具有高深宽比。循环的沉积-蚀刻制程可包含沉积膜状物或层状物的一部分、蚀刻膜状物的一部分、以及重复任何次数的沉积与蚀刻。在任意次数的循环的沉积-蚀刻制程之后，但在自个别沟槽中的侧壁横向成长的膜状物或层状物合并之前，可在沉积的层状物上进行退火制程，使膜状物或层状物的材料再流动。在退火制程之后，沉积膜状物或层状物的另一部分。在退火制程之后沉积膜状物或层状物的部分，可能导致膜状物或层状物中的缝隙及/或空洞。在退火制程后沉积膜状物或层状物的部分之后，可沉积结晶膜或结晶层(如多晶)，并可进行另一退火制程。再流动制程、沉积结晶膜或结晶层、与退火制程可减少或消除沟槽中的膜状物或层状物中的缝隙或空洞，并可减少或消除鳍状物弯曲。此处所述的实施例可沉积膜状物或层状物于高深宽比的任何沟槽或凹陷中。
图1是一些实施例中，制作半导体装置结构的例示性方法的流程图100。图2是一些实施例中，图1的流程图100的步骤106可采用的例示性制程以形成虚置栅极层。图3至13B是一些实施例中，依据图1的流程图制作中间结构的多种阶段的三维图与剖视图。值得注意的是，流程图100可用于形成此处未提及的任何其他半导体结构。本技术领域中技术人员应理解，此处并未说明或图示形成半导体装置的所有制程与相关结构。虽然多种步骤已图示及说明于此，但未局限这些步骤的顺序，亦未局限这些步骤之间存在或不存在其他中间步骤。除非特别说明，否则附图或说明的步骤顺序仅用以解释，而非排除实际操作时同时进行个别步骤或至少部分(而非全部)的步骤重叠的可能性。
流程图100开始的步骤102如图3所示，提供鳍状物304形成其上的半导体基板302。半导体基板302可为或可包含半导体基体基板、绝缘层上半导体基板、或类似物，其可未掺杂或掺杂p型或n型掺质。在一些实施例中，半导体基板302的半导体材料可包含半导体元素如硅或锗、半导体化合物、半导体合金、或上述的组合。每一鳍状物304可提供后续形成一或多个装置的主动区。鳍状物304的制作方法可在半导体基板302上进行合适制程，以形成沟槽306于半导体基板302中，并保留自半导体基板302向上延伸的鳍状物304。可采用任何合适方法图案化鳍状物304。举例来说，可采用一或多道光微影制程(包含双重图案化或多重图案化制程)，以图案化鳍状物304。一般而言，双重图案化或多重图案化制程结合光微影与自对准制程，其产生的图案间距小于单一的直接图案化制程所得的图案间距。举例来说，一些实施例形成牺牲层于半导体基板302上，并采用光微影制程图案化牺牲层。采用自对准制程，沿着图案化的牺牲层形成间隔物。接着移除牺牲层，再采用保留的间隔物图案化鳍状物304。
接着可将绝缘材料填入沟槽306。绝缘材料可为任何合适的介电层，比如氧化物(如氧化硅)、氮化物、类似物、或上述的组合。接着使绝缘材料凹陷以形成隔离区308，比如采用可接受的蚀刻制程。绝缘材料凹陷后，可露出鳍状物304的顶部。鳍状物304自相邻的隔离区308之间向上凸起。
图3亦显示剖面Y-Y的附图。图4至图9A对应多种制作阶段的中间结构，于剖面Y-Y的剖视图。
在步骤104中，如图4所示，顺应性地形成界面介电层414于半导体基板302上，以覆盖鳍状物304与隔离区308的露出表面。界面介电层414可包含或可为氧化硅、氮化硅、类似物、或上述的多层，且其形成方法可为热成长及/或化学成长于鳍状物304上，或者顺应性地沉积方法如等离子体增强化学气相沉积、原子层沉积、或任何合适的沉积技术。在一些实施例中，步骤104亦可顺应性地形成晶种层(未图示)于界面介电层414上。晶种层可形成于界面介电层414上，以助后续成长一致的虚置栅极层于鳍状物304及隔离区308上。晶种层的选择可依后续形成的虚置栅极层的材料而定。在一些实施例中，后续形成的虚置栅极层包含硅(如多晶硅或非晶硅)，而晶种层可为含硅膜。在此例中，晶种层的形成方法可为暴露基板表面至含硅化合物，以形成含硅的固体薄膜层于界面介电层414上。此公开中的用语“基板表面”指的是膜状物或层状物的露出表面，或者沉积于基板(如半导体基板302)上的部分膜状物或层状物。新沉积的膜状物或层状物的露出表面，在后续制程之前亦可转为基板表面。晶种层的形成方法可为原子层沉积、化学气相沉积、或任何合适沉积技术。在一些实施例中，晶种层为原子层沉积所形成的硅层。合适的含硅化合物可包含但不限于三甲硅烷基胺、四(二甲基胺基)硅烷、三(二甲基胺基)硅烷、二(二甲基胺基)硅烷、(二甲基胺基)硅烷、(异丙基胺基)硅烷、类似物、或上述的组合。在一些实施例中，采用(异丙基胺基)硅烷形成晶种层。
在步骤106中，虚置栅极层形成于基板表面上(比如界面介电层414及/或晶种层上，若存在晶种层)并填入沟槽306。每一沟槽306具有下表面310(如隔离区308的上表面)与自下表面310向上延伸的侧壁表面312。在多种实施例中，沟槽306的深宽比可介于约3:1至约30:1之间，比如介于约5:1至约20:1之间，比如介于约8:1至约10:1之间。用语“深宽比”指的是特定结构的深度尺寸与宽度尺寸之间的比例，比如沟槽深度与沟槽宽度之间的比例。沟槽深度实质上等于鳍状物304凸起高于隔离区308的高度，而沟槽宽度实质上等于两个相邻鳍状物304之间的隔离区308的距离或宽度。
此处所述的虚置栅极层形成制程可沉积膜状物于高深宽比的沟槽中，且膜状物不具有缝隙或空洞。具体而言，虚置栅极形成制程可用以填入具有任何合适深宽比(结构深度与结构宽度之间的比例)的结构中，比如深宽比大于或等于5:1、10:1、20:1、25:1、30:1、35:1、40:1、50:1、或100:1的结构。如此处详述，虚置栅极层的形成制程的多种实施例包含在相邻鳍状物304之间定义的高深宽比沟槽中，进行沉积与蚀刻膜状物的循环，以及退火膜状物使其再流动，比如破坏膜状物中的硅-氢键并产生悬吊键。自悬吊键再形成的硅-硅键及/或硅-氢键可使膜状物致密，并可减少或消除鳍状物弯曲。在退火之后，可进行另一沉积制程以形成盖层于沉积的膜状物上，且盖层填入沟槽并覆盖鳍状物。可沉积结晶硅(如多晶硅)于盖层上，并可进行另一退火制程。结晶硅沉积与退火制程可使膜状物结晶，并可移除膜状物中的缝隙及/或空洞。
图2是一些实施例中，步骤106可用的虚置栅极层形成制程。图5至图9A与图9B是对应图2的流程图的沟槽充填步骤的多种阶段的中间结构的剖视图。步骤106通常包含膜沉积制程202、蚀刻制程204、膜沉积制程206、膜再流动制程210、另一膜沉积制程212、结晶膜沉积制程214、与退火制程216。举例来说，若在相同制程腔室中进行上述制程，则在多种沉积、蚀刻、膜再流动、与退火等制程之间流入净化气体如钝气以进行净化。举例来说，步骤106可包含依序进行膜沉积制程202、净化腔室、蚀刻制程204、净化腔室、膜沉积制程206、与净化腔室的循环。钝气可为任何合适钝气如氩气、氦气、氖气、或任何上述的组合。可在相同或不同制程腔室中，进行膜沉积制程202、206、212、与214、蚀刻制程204、膜再流动制程210、及/或退火制程216。
膜沉积制程202包含沉积膜状物516的至少一部分于基板表面上，如图5所示。在一些实施例中，基板表面可包含界面介电层414的露出表面，而界面介电层414顺应性地形成于隔离区308的上表面与鳍状物304上。在一些实施例中，基板表面可包含晶种层(若存在)的露出表面，而晶种层顺应性地形成于界面介电层414上。在多种实施例中，膜状物516的形成方法为膜沉积制程202，其可包含或可为适用于虚置栅极层的任何材料。举例来说，适用于膜状物516的材料可包括非晶硅。在一例中，膜沉积制程202形成的膜状物516为非晶硅。膜沉积制程202可为任何合适沉积制程，包含但不限于低压化学气相沉积、化学气相沉积、等离子体增强化学气相沉积、原子层沉积、等离子体增强原子层沉积、或任何合适沉积技术。在一些实施例中，膜沉积制程202采用低压化学气相沉积。由于低压化学气相沉积可沉积大范围组成及良好顺应阶梯覆盖的层状物，因此有利于一些应用。
膜状物516的形成方法可为暴露基板表面至含硅前驱物。合适的含硅前驱物可包含硅烷、卤化硅烷、或任何上述的组合。硅烷可包含硅烷(SiH4)与较高硅数的硅烷(SixH2x+2)，比如二硅烷、三硅烷、或四硅烷。卤化硅烷可包含但不限于氯化硅烷，比如单氯硅烷、二氯硅烷、三氯硅烷、六氯二硅烷、八氯三硅烷、或四氯化硅。在一些实施例中，含硅前驱物可采用有机硅烷，其化合物的结构式可为RySixH2x+2-y，其中R各自为甲基、乙基、丙基、或丁基。有机硅烷可为甲基硅烷、二甲基硅烷、乙基硅烷、甲基二硅烷、二甲基二硅烷、六甲基二硅烷、三(二甲基胺基)硅烷、或任何上述的组合。在一些例子中，含硅前驱物不含碳。
在实施低压化学气相沉积的例子中，可采用低压化学气相沉积的加热单元加热低压化学气相沉积的反应器，使其温度维持在约120℃至约700℃之间。可经由气体喷送器将含硅前驱物如硅烷、二硅烷、二氯硅烷、三氯硅烷、六氯二硅烷、或任何上述的组合导入低压化学气相沉积的反应器。在一些例子中，含硅前驱物包括硅烷或二硅烷。在一些例子中，含硅前驱物的流速小于或等于约2每分钟标准升(sLM)，比如介于约0.35sLM至约2sLM之间。反应器中的压力可维持在小于或等于约1Torr，比如介于约0.1Torr至约1Torr之间。膜沉积制程202形成膜状物如非晶硅于基板表面上，且膜状物厚度介于约至约之间。
虽然此处所述的虚置栅极层采用硅材，但此处所述的概念亦可用于其他材料如硅锗(SixGe1-x，其中x可介于近似0与1之间)、碳化硅、磷化硅、碳磷化硅、锗、III-V族半导体化合物、II-VI族半导体化合物、或类似物。在实施硅锗的例子中，可采用含锗前驱物(如锗烷、二锗烷、或类似物)或卤化锗前驱物(如四氯化锗、三氯锗烷、六氯二锗烷、六氯环三锗烷、或类似物)搭配任何前述的含硅前驱物以填入沟槽(如沟槽306)。
在膜沉积制程202之后，接着进行步骤106的蚀刻制程204。可在低压化学气相沉积的反应器中原位进行蚀刻制程204。在膜沉积制程202之后与蚀刻制程204之前，可进行净化步骤。在蚀刻制程时，低压化学气相沉积制程的温度可维持在约120℃至约700℃之间。可经由气体喷送器将蚀刻气体(含卤前驱物，如氯气、氯化氢、氟气、或上述的组合)导入低压化学气相沉积反应器。在一些例子中，蚀刻气体包括氯气。在一些例子中，蚀刻气体的流速介于约100sccm至约1000sccm之间。反应器中的压力可维持在小于或等于约4.5Torr，比如介于约0.25Torr至约4.5Torr之间。蚀刻制程可移除沟槽(如高深宽比沟槽)的上侧部分的沉积的膜状物516的部分。通过移除沉积的膜状物516的这些部分，可在膜状物516填满个别沟槽之前，避免膜状物516的上侧部分产生夹断或关闭等问题。
在蚀刻制程204之后，步骤106进行膜沉积制程206。膜沉积制程206可在低压化学气相沉积的反应器中原位进行。在蚀刻制程204之后与膜沉积制程206之前，可进行净化步骤。膜沉积制程206可与前述的膜沉积制程202相同。
在一些实施例中，蚀刻制程204与膜沉积制程206可重复循环任意次数。在膜沉积制程206之后，进行步骤106的步骤208以确认是否重复另一循环。若要重复另一循环，则步骤106进行蚀刻制程204与膜沉积制程206如前述。若不重复另一循环，则进行步骤106的膜再流动制程210。
可依序或交错重复沉积-蚀刻制程(如蚀刻制程204与膜沉积制程206)，以顺应性地将膜状物516填入沟槽306。因此膜状物516具有横向成长的端点于沟槽中(比如自个别鳍状物304的侧壁横向成长的端点)。可进行沉积-蚀刻的制程(如膜沉积制程202、蚀刻制程204、与膜沉积制程206)以覆盖沟槽306的下表面与侧壁及鳍状物304的上表面，但在横向成长端点前停止上述制程，如图5所示。举例来说，沉积-蚀刻制程的循环可重复多次，直到填入沟槽的膜状物516的横向端点几乎合并(但未合并)。步骤208确认上述循环的重复次数。之后进行步骤106的膜再流动制程210、膜沉积制程212、结晶膜沉积制程214、与另一退火制程216，接着进行步骤108。
在一些例子中，膜沉积制程202、蚀刻制程204、与膜沉积制程206所形成的膜状物516可能会使一或多个鳍状物304变形，因为上述制程形成的膜状物516具有高应力。
在一些实施例中，步骤208之后不再重复另一循环，且在膜状物516的横向成长端点合并前，进行膜再流动制程210。膜再流动制程210可为退火制程。举例来说，膜再流动制程210可为热退火制程。在一些例子中，膜再流动制程210可为氢气及/或氮气环境下的退火、低压退火、或其他种类的退火制程。在一些例子中，膜再流动制程210为低压高温退火。在一些例子中，膜再流动制程210的时间小于2小时，比如介于约10分钟至约90分钟之间。在一些例子中，退火制程的温度介于约500℃至约560℃之间。在一些例子中，可选择或控制退火制程的时间与温度，以在退火制程时减少或避免膜状物516(如非晶硅膜)结晶。举例来说，对较高温度的退火而言，膜再流动制程210的时间较短；对较低温度的退火而言，膜再流动制程210的时间较长。在一些例子中，退火制程的环境包含氢气及/或氮气。在一些例子中，退火制程的压力小于0.5Torr，比如介于0.1Torr至0.5Torr之间。
膜再流动制程210可使膜状物516再流动，如图6所示。膜再流动制程210可使膜状物516熔融至低于鳍状物304的上表面，并使膜状物516的横向端点合并于沟槽306中。一般而言，当膜状物516为非晶硅时，膜沉积制程212可破坏膜状物516中的硅-氢键，造成膜状物516脱氢并产生悬吊硅键于膜状物516中。膜状物516的再流动可能自膜状物516释放应力。自膜状物516释放应力，可减少或消除鳍状物304的弯曲问题。接着可重建悬吊硅键如硅-硅键及/或硅-氢键于膜状物516中，其可使膜状物516致密化。
在膜再流动制程210之后，步骤106进行膜沉积制程212。膜沉积制程212可在低压化学气相沉积的反应器中原位进行。在膜再流动制程210之后且在膜沉积制程212之前，可进行净化步骤。在一些例子中，膜沉积制程212可为与前述的膜沉积制程202类似的单一沉积制程。在一些例子中，膜沉积制程212可为与前述的沉积-蚀刻制程(如膜沉积制程202、蚀刻制程204、膜沉积制程206、与步骤208)类似的循环的沉积-蚀刻制程。膜沉积制程212持续至沉积膜状物516，如图7所示。在一些例子中，膜状物516的部分的沉积方法为膜沉积制程212，其可称作膜状物516的部分上的盖层，且其可先沉积之后于膜再流动制程210中再流动。
以膜沉积制程212沉积膜状物516的部分(如盖层)的步骤，可持续至膜状物516填入鳍状物304之间的至少一些沟槽306(如高深宽比的沟槽)。如图7所示，沉积制程212可能导致缝隙及/或空洞717形成于相邻的鳍状物304之间的膜状物516中。在一些例子中，膜沉积制程212持续至膜状物516(如盖层)达到所需厚度。举例来说，膜沉积制程212可持续到盖层的上表面最低点比鳍状物304的上表面高出一些厚度，且厚度可介于约3nm至约10nm之间。
在膜沉积制程212之后，可进行步骤106的结晶膜沉积制程214。可在低压化学气相沉积的反应器中进行结晶膜沉积制程214。在一些例子中，结晶膜沉积制程214可采用单硅烷前驱物、二硅烷、或其他合适的前驱物。结晶膜沉积制程214可沉积结晶膜819如高温硅膜(比如多晶硅)，如图8所示。结晶膜的沉积温度可介于约600℃至约700℃之间，比如约620℃。结晶膜沉积制程214可持续至结晶膜819达到所需厚度。举例来说，结晶膜沉积制程214可持续至结晶膜819的上表面的最低点在膜状物516上(如盖层上)具有一些厚度，且厚度可介于约至约之间，比如约结晶膜819可为结晶硅。
在一些例子中，在结晶膜沉积制程214之后，进行步骤106的退火制程216。在一些例子中，未进行退火制程216。举例来说，结晶膜沉积制程214的温度可使膜状物516结晶。进行结晶膜沉积制程214及/或退火制程216以结晶膜状物516。退火制程216可为热退火制程。在一些例子中，退火制程216为氢气及/或氮气环境下的退火、低压退火、或其他种类的退火制程。在一些实施例中，退火制程216的时间小于1小时，比如介于约10分钟至约60分钟之间。在一些例子中，退火制程216的温度高于膜再流动制程210的温度。在一些例子中，退火制程的温度介于约500℃至约700℃之间，比如约620℃。在一些例子中，在氢气或氮气的环境下进行退火制程216。在一些实施例中，退火制程的压力小于或等于约0.5Torr，比如介于约0.1Torr至约0.5Torr之间。
在一些例子中，结晶膜的沉积制程214及/或退火制程216造成膜状物516结晶，如图9A所示。举例来说，结晶膜的沉积制程214及/或退火制程216可各自为高温制程，使膜状物516中的非晶硅结晶成多晶硅。如图9A与图9B所示，结晶膜819与膜状物516可转变为单一层状物。如图9A所示，结晶膜状物可降低或消除结晶膜819中的缝隙及/或空洞717。
图9A显示结晶膜沉积制程214、退火制程216、与后续平坦化结晶膜819之后的结晶膜819。如图所示，在沉积-蚀刻制程(蚀刻制程204与膜沉积制程206)循环合适次数、膜再流动制程210、膜沉积制程212、结晶膜沉积制程214、与退火制程216之后，填入相邻的鳍状物304之间的沟槽306的材料实质上不具有缝隙及/或空洞，比如沟槽306中的材料不具有尺寸大于1nm的缝隙及/或空洞。如图所示的一些例子中，可采用化学街械研磨等制程平坦化结晶膜819，使结晶膜819具有平坦的上表面。
图9B是一些实施例中，形成虚置栅极层(如结晶膜819)于基板上的中间结构的三维图。在形成结晶膜819以填入沟槽之后，可进行流程图100的步骤108如下详述。
如图10A、图10B、与图10C所示，步骤108形成遮罩1018于虚置栅极层如结晶膜819上。接着可采用光微影与一或多道蚀刻制程图案化遮罩1018、虚置栅极(如结晶膜819)、与界面介电层414(及晶种层，若存在)，以形成用于每一虚置栅极结构1020的遮罩1018、虚置栅极层(如结晶膜819)、与界面介电层414，如图10A与图10C所示。遮罩1018可包含或可为氮化硅、氮氧化硅、碳氮化硅、类似物、或上述的组合，且其沉积方法可为化学气相沉积、物理气相沉积、原子层沉积、或任何合适的沉积技术。具体而言，虚置栅极结构1020位于鳍状物304上，且其延伸方向垂直于鳍状物304。
图10C亦显示参考剖面。图10C中的剖面A-A为沿着相对的源极/漏极区之间的一鳍状物304中的通道区的平面。图10C中的剖面B-B垂直于剖面A-A，且剖面B-B越过相邻鳍状物304中的源极/漏极区。图10A与后续附图末尾为A者为多种制程的剖视图，其对应图10C中的剖面A-A。图10B与后续附图末尾为B者为多种制程的剖视图，其对应图10C中的剖面B-B。
如图11A与图11B所示，步骤110沿着虚置栅极结构1020的侧壁(如界面介电层414、虚置栅极层如结晶膜819、与遮罩1018的侧壁)形成栅极间隔物1124，且栅极间隔物1124形成于鳍状物304上。举例来说，栅极间隔物1124的形成方法可为顺应性地沉积用于栅极间隔物1124的一或多个层状物，并非等向蚀刻一或多个层状物。用于栅极间隔物1124的一或多个层状物的材料，可与用于虚置栅极结构1020的材料不同。在一些实施例中，栅极间隔物1124可包含或可为介电材料如氮化硅、氮氧化硅、碳氮化硅、类似物、上述的多层、或上述的组合，且其沉积方法可为任何合适的沉积技术。接着进行非等向蚀刻制程移除层状物的部分，以形成栅极间隔物1124如图11A所示。
若未自结晶膜819减少或消除缝隙及/或空洞717如前述，则步骤108图案化结晶膜819的步骤可能露出虚置栅极结构1020的侧壁的缝隙及/或空洞717，如图11A与图11B所示。若虚置栅极结构1020的侧壁露出缝隙及/或空洞717，则用于栅极间隔物1124的一或多个层状物可能沉积于缝隙及/或空洞717中，因此栅极间隔物1124的部分可能注入缝隙及/或空洞717。此注入部分在移除虚置栅极结构1020及/或形成置换栅极结构1230时可能产生缺陷如下述。然而在一些例子中，在图案化虚置栅极层如结晶膜819时可减少虚置栅极层如结晶膜819中的缝隙及/或空洞717的风险，比如进行膜再流动制程210、膜沉积制程212、结晶膜沉积制程214、与退火制程216，以减少栅极间隔物1124的注入部分形成于虚置栅极层如结晶膜819中的风险。
在形成栅极间隔物1124之后，可形成源极/漏极区1122于鳍状物304中，如图11A与图11B所示。在一些例子中，蚀刻凹陷于鳍状物304中的方法可采用虚置栅极结构1020与栅极间隔物1124作为遮罩，因此凹陷形成于虚置栅极结构1020的两侧上。可外延成长材料于凹陷中，以形成源极/漏极区1122。在额外或其他实施例中，源极/漏极区1122的形成方法可采用虚置栅极结构1020作为遮罩，并布植掺质至鳍状物304中及/或外延源极/漏极区1122中，因此源极/漏极区1122形成于虚置栅极结构1020的两侧上。
用于源极/漏极区1122的材料可包含或可为硅锗、碳化硅、磷化硅、碳磷化硅、锗、III-V族半导体化合物、II-VI族半导体化合物、或类似物，端视晶体管的导电形态而定。相对于鳍状物，源极/漏极区1122可隆起并具有晶面，且晶面可对应半导体基板302的结晶平面。
如图12A与图12B所示，采用任何合适的沉积技术依序形成接点蚀刻停止层1226与第一层间介电层1228于源极/漏极区1122的表面上、栅极间隔物1124的侧壁与上表面上、遮罩1018的上表面上、与隔离区308的上表面上。接点蚀刻停止层1226是顺应性地沉积，且可包含或可为氮化硅、碳氮化硅、氮化碳、类似物、或上述的组合。第一层间介电层1228可包含或可为四乙氧基硅烷的氧化物、二氧化硅、低介电常数的介电材料(比如介电常数低于二氧化硅的材料)、或另一材料。接着可进行化学机械研磨制程，以平坦化第一层间介电层1228与接点蚀刻停止层1226，并移除虚置栅极结构1020的遮罩1018，使第一层间介电层1228、接点蚀刻停止层1226、与虚置栅极层如结晶膜819的上表面齐平。
在步骤112中，如图12A与图12B所示，移除虚置栅极结构1020，并形成置换栅极结构1230a与1230b于移除虚置栅极结构1020处。虚置栅极结构1020的移除方法可采用一或多道蚀刻制程。一旦移除虚置栅极结构处，则形成凹陷于栅极间隔物1124之间(移除虚置栅极结构1020处)，并经由凹陷露出鳍状物304的通道区。
如上所述，若在形成栅极间隔物1124时露出虚置栅极结构1020中的缝隙及/或空洞717，则可能形成栅极间隔物1124的注入部分。注入部分可停止蚀刻，并避免移除一些虚置栅极结构(比如注入部分下的虚置栅极结构)。这会导致缺陷于后续形成的置换栅极结构中。在前述的一些例子中，可减少虚置栅极结构1020中的栅极间隔物1124的注入部分的风险，其可降低注入部分停止蚀刻并造成缺陷的风险。因此可增加装置制程的良率。
接着形成置换栅极结构1230a与1230b于移除虚置栅极结构1020所形成的凹陷中。如图12A所示，置换栅极结构1230a与1230b可各自包含界面介电层1232、栅极介电层1234、一或多个视情况形成的顺应层1236、与栅极导电充填材料1238。界面介电层1232沿着通道区形成于鳍状物304的上表面上。界面介电层1232可为热氧化或化学氧化鳍状物304所形成的氧化物如氧化硅、及/或氮化物如氮化硅、及/或任何合适沉积技术所形成的另一介电层。
栅极介电层1234可顺应性地沉积于移除虚置栅极结构1020所形成的凹陷中(比如形成于界面介电层1232上与栅极间隔物1124的侧壁上)，并沉积于第一层间介电层1228、接点蚀刻停止层1226、与栅极间隔物1124的上表面上。栅极介电层1234可为或包含氧化硅、氮化硅、高介电常数的介电材料、上述的多层、或其他介电材料。高介电常数介电材料包含铪、铝、锆、镧、镁、钡、钛、或铅的金属氧化物或金属硅酸盐、上述的多层、或上述的组合。
一或多个视情况形成的顺应层1236可包含一或多个阻障及/或盖层以及一或多个功函数调整层。一或多个阻障及/或盖层可包含氮化钽、氮化钛、类似物、或上述的组合。一或多个功函数调整层可包含或可为碳化铝钛、氧化铝钛、氮化铝钛、类似物、或上述的组合。用于一或多个功函数调整层与阻障及/或盖层的材料可择以达到晶体管(如p型场效晶体管或n型场效晶体管)所需的临界电压。用于栅极导电充填材料1238的层状物，形成于一或多个视情况形成的顺应层1236(若存在)上，及/或形成于栅极介电层1234上。用于栅极导电充填材料1238的层状物，可填入移除虚置栅极结构1020所产生的凹陷。用于栅极导电充填材料1238的层状物可为或包括含金属材料，比如钨、钴、铝、钌、铜、上述的多层、上述的组合、或类似物。
可采用平坦化制程如化学机械研磨，移除用于栅极导电充填材料1238、一或多个视情况形成的顺应层1236、与栅极介电层1234的层状物位于第一层间介电层1228、接点蚀刻停止层1226、与栅极间隔物1124的上表面上的部分。因此可形成包含栅极导电充填材料1238、一或多个视情况形成的顺应层1236、栅极介电层1234、与界面介电层1232的置换栅极结构1230，如图12A所示。
形成第二层间介电层1340于栅极导电充填材料1238、一或多个视情况形成的顺应层1236、栅极介电层1234、第一层间介电层1228、栅极间隔物1124、与接点蚀刻停止层1226上，如图13A与图13B所示。第二层间介电层1340可包含或可为二氧化硅、低介电常数的介电材料、氮氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、有机硅酸盐玻璃、碳氧化硅、旋转涂布玻璃、旋转涂布聚合物、硅碳材料、上述的化合物、上述的复合物、类似物、或上述的组合。
在形成第二层间介电层1340之后，形成源极/漏极接点开口穿过第二层间介电层1340、第一层间介电层1228、与接点蚀刻停止层1226至源极/漏极区1122，以露出源极/漏极区1122的至少部分。可图案化第二层间介电层1340、第一层间介电层1228、与接点蚀刻停止层1226以形成开口，且图案化方法可采用光微影与一或多道蚀刻制程(如干蚀刻制程或任何合适的非等向蚀刻制程)。源极/漏极接点开口可形成电性接点至晶体管的源极/漏极区1122。
在形成源极/漏极接点开口之后，可形成导电结构于至源极/漏极区1122的开口中。导电结构可包含形成于源极/漏极区1122上的硅化物区1342、阻障层1344、与阻障层1344上的导电材料1346。硅化物区1342的形成方法可为源极/漏极区1122的上侧部分，与源极/漏极区1122上的金属层如钛、钽、或类似物(未图示)产生热反应。阻障层1344顺应性地沉积于硅化物区1342上的源极/漏极接点开口中，并沉积于第二层间介电层1340、第一层间介电层1228、与接点蚀刻停止层1226上，如图13A与图13B所示。阻障层1344可为或可包含氮化钛、氧化钛、氮化钽、氧化钽、任何合适的过渡金属氮化物或氧化物、类似物、或任何上述的组合，且其沉积方法可为任何合适的沉积技术。导电材料1346可为或可包含钴、钨、铜、钌、铝、金、银、上述的合金、类似物、或上述的组合，且其沉积方法可为任何合适的沉积技术。在沉积导电材料1346之后，可采用平坦化制程如化学机械研磨移除多余的导电材料1346与阻障层1344。平坦化制程可自第一层间介电层1228的上表面上，移除多余的导电材料1346与阻障层1344。因此导电材料1346、阻障层1344、与第一层间介电层1228的上表面可共平面。导电结构可称作接点、插塞、或类似物。
此处所述的多种实施例可提供许多优点。应理解的是，此处不必说明所有优点，任一实施例不需具有特定优点，且其他实施例可提供不同优点。举例来说，此处所述的实施例包含改善栅极形成方法，以用于形成虚置栅极层于高深宽比的沟槽中，其采用循环的沉积-蚀刻制程使膜再流动、另一膜沉积、结晶膜沉积、与退火等制程。膜再流动制程可减少或消除鳍状物弯曲，而沉积结晶膜与退火制程可减少虚置栅极层中的空洞及/或缝隙。此外，通过减少或消除空洞及/或缝隙，可降低置换栅极结构中的缺陷风险。
在一实施例中，提供用于半导体制程的方法。方法包括进行循环的沉积-蚀刻制程，以形成顺应膜于基板上的结构的下表面上，且顺应膜沿着结构的侧壁表面。方法包括再流动顺应膜。方法包括形成盖层于再流动的顺应膜上。方法包括沉积结晶膜于盖层上。方法包括在沉积结晶膜之后，使再流动的顺应膜与盖层结晶。
在一实施例中，重复循环的沉积蚀刻制程，直到自结构的个别侧壁表面成长的顺应膜的横向成长端点合并在一起之前。
在一实施例中，再流动顺应膜的步骤使相邻的侧壁表面之间的顺应膜合并。
在一实施例中，再流动的顺应膜包括非晶硅。
在一实施例中，盖层的材料与顺应膜的材料相同。
在一实施例中，盖层填入结构。
在一实施例中，结晶膜包括结晶硅。
在一实施例中，使再流动的顺应膜与盖层结晶的步骤之前，再流动的顺应膜与盖层为非晶硅，而使再流动的顺应膜与盖层结晶的步骤之后，再流动的顺应膜与盖层包括多晶硅。
在一实施例中，使再流动的顺应膜与盖层结晶的步骤包括退火再流动的顺应膜与盖层。
在一实施例中，在沉积结晶膜的步骤之前，再流动的顺应膜与盖层包括第一数目的空洞或缝隙，而使再流动的顺应膜与盖层结晶的步骤之后，再流动的顺应膜与盖层包括第二数目的空洞或缝隙，且第二数目小于第一数目。
在另一实施例中，方法包括形成鳍状物于基板上。鳍状物的侧壁与鳍状物的侧壁之间的下表面定义沟槽于鳍状物之间。方法包括形成栅极层于沟槽中及鳍状物上。形成栅极层的步骤包括进行循环的沉积-蚀刻制程以沉积栅极层的第一部分于沟槽中，直到自鳍状物的侧壁横向成长的栅极层的第一部分合并之前。形成栅极层的步骤包括进行第一退火制程于栅极层的第一部分上，以再流动栅极层的第一部分。形成栅极层的步骤包括沉积栅极层的第二部分于栅极层的第一部分上，且栅极层的第二部分填入沟槽。形成栅极层的步骤包括使栅极层的第一部分与第二部分结晶。方法在形成栅极层之后，亦包括图案化栅极层以形成栅极结构于鳍状物上。
在一实施例中，在第一退火制程之前与之后，栅极层的第一部分包括非晶硅。
在一实施例中，使栅极层的第一部分与第二部分结晶的步骤包括沉积结晶层于栅极层的第二部分上。
在一实施例中，使栅极层的第一部分与第二部分结晶的步骤还包括在沉积结晶层之后，进行第二退火制程于栅极层的第一部分与第二部分上。
在一实施例中，结晶层的沉积温度介于600℃至700℃之间。
在一实施例中，在使栅极层的第一部分与第二部分结晶之前，栅极层包括第一数目的空洞或缝隙；且在使栅极层的第一部分与第二部分结晶之后，栅极层包括第二数目的空洞或缝隙，而第二数目小于第一数目。
在又一实施例中，方法包括形成鳍状物于基板上。鳍状物的侧壁与下表面定义沟槽于鳍状物之间。方法包括形成虚置栅极结构于鳍状物上。形成虚置栅极结构的步骤包括沉积虚置栅极层的第一部分。形成虚置栅极结构的步骤包括采用第一退火制程，使虚置栅极层的第一部分再流动。形成虚置栅极结构的步骤包括沉积虚置栅极层的第二部分于再流动的虚置栅极层的第一部分上。沉积虚置栅极层的第二部分之后，虚置栅极层的第一部分与第二部分各自为非晶。形成虚置栅极结构的步骤包括沉积虚置栅极层的第三部分于虚置栅极层的第二部分上。虚置栅极层的第三部分沉积为结晶。形成虚置栅极结构的步骤包括采用第二退火制程，使虚置栅极层的第一部分与第二部分结晶。方法包括图案化虚置栅极层。方法包括移除虚置栅极结构以形成开口。方法亦包括形成置换栅极结构于开口中的鳍状物上。
在一实施例中，虚置栅极层的第一部分在沉积时覆盖鳍状物的个别上表面、鳍状物的侧壁、与沟槽的下表面，且不合并于沟槽中；以及使虚置栅极层的第一部分再流动的步骤后，再流动的虚置栅极层的第一部分覆盖鳍状物的侧壁的一部分与沟槽的下表面，并合并于沟槽的一部分中，且未覆盖鳍状物的上表面。
在一实施例中，虚置栅极层的第二部分填入沟槽并覆盖鳍状物的个别上表面；在沉积虚置栅极层的第二部分之后，虚置栅极层的第一部分与第二部分各自为非晶硅；以及在使虚置栅极层的第一部分与第二部分结晶之后，虚置栅极层的第一部分与第二部分各自包括多晶硅。
在一实施例中，虚置栅极层的第三部分包括结晶硅。
上述实施例的特征有利于本技术领域中技术人员理解本公开。本技术领域中技术人员应理解可采用本公开作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本公开精神与范围，并可在未脱离本公开的精神与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种用于半导体制程的方法，包括：
进行一循环的沉积-蚀刻制程，以形成一顺应膜于一基板上的一结构的下表面上，且该顺应膜沿着该结构的侧壁表面；
再流动该顺应膜；
形成一盖层于再流动的该顺应膜上；
沉积一结晶膜于该盖层上；以及
在沉积该结晶膜之后，使再流动的该顺应膜与该盖层结晶。
CN201910005108.2A 2018-05-29 2019-01-03 用于半导体制程的方法 Pending CN110544624A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/991,270 US10347741B1 (en) 2018-05-29 2018-05-29 Gapfill improvement
US15/991,270 2018-05-29

Publications (1)

Publication Number Publication Date
CN110544624A true CN110544624A (zh) 2019-12-06

Family

ID=67106421

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910005108.2A Pending CN110544624A (zh) 2018-05-29 2019-01-03 用于半导体制程的方法

Country Status (3)

Country Link
US (1) US10347741B1 (zh)
CN (1) CN110544624A (zh)
TW (1) TW202004871A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7062141B2 (en) * 2002-12-12 2006-06-13 Applied Materials, Inc. Deposition of thick BPSG layers as upper and lower cladding for optoelectronics applications
US8440580B2 (en) * 2007-09-11 2013-05-14 United Microelectronics Corp. Method of fabricating silicon nitride gap-filling layer
WO2017161236A1 (en) * 2016-03-17 2017-09-21 Applied Materials, Inc. Methods for gapfill in high aspect ratio structures
US10008418B2 (en) * 2016-09-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of semiconductor integrated circuit fabrication
US10312158B2 (en) * 2017-08-07 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure with gate structure

Also Published As

Publication number Publication date
US10347741B1 (en) 2019-07-09
TW202004871A (zh) 2020-01-16

Similar Documents

Publication Publication Date Title
CN110379703B (zh) 半导体工艺方法
US10727064B2 (en) Post UV cure for gapfill improvement
TWI725588B (zh) 半導體裝置的形成方法及半導體裝置
CN110600370A (zh) 半导体工艺所用的方法
TWI792061B (zh) 半導體裝置及其形成方法
US11107903B2 (en) Selective silicon growth for gapfill improvement
US11205709B2 (en) Defect filling in patterned layer
TWI805260B (zh) 半導體裝置及其製造方法
US11710777B2 (en) Semiconductor device and method for manufacture
CN114975437A (zh) 纳米结构场效晶体管与其形成的方法
CN110544624A (zh) 用于半导体制程的方法
TWI804087B (zh) 電晶體裝置及其製造方法
TWI836346B (zh) 半導體裝置和其形成方法
TWI831041B (zh) 半導體裝置的形成方法
TWI793622B (zh) 包含有多層罩幕層之半導體裝置的形成方法
TWI839692B (zh) 半導體裝置及其製造方法
TW202320144A (zh) 奈米結構場效電晶體裝置及其形成方法
TW202401836A (zh) 半導體裝置及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20191206

WD01 Invention patent application deemed withdrawn after publication