CN110534576A - 一种分裂栅4H-SiC VDMOS器件 - Google Patents
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Abstract
本发明涉及一种分裂栅4H‑SiC VDMOS器件，属于功率半导体技术领域。本发明器件采用分离栅结构，在分离栅中间集成肖特基二极管，并且增加一个用于调整正向特性的第一N+区域。位于JFET区上方的肖特基接触在反向恢复过程中提供了一个电流通路，可以降低体二极管反向存储电荷，加快反向恢复过程；增加的第一N+区为器件正向偏置时提供了一个导电通道，降低器件的导通电阻，使其与传统器件保持一致。本发明的4H‑SiC VDMOS结构具有更好的开关特性与反向恢复性能，并且可以保证静态特性与传统结构基本一致。
Description
技术领域
本发明属于功率半导体技术领域，具体涉及一种分裂栅4H-SiC VDMOS器件。
背景技术
SiC材料是第三代宽禁带半导体材料的典型代表，由于其具有较高的临界击穿电场强度、较高的载流子饱和漂移速度、较高的热导率等优势而成为制作大功率、高温、高频、抗辐照器件的理想材料。
SiC功率器件经过20多年的长足发展取得了傲人的成果，如600V、1200V、1700V、3300V、10kV SiC MOSFET器件均已研制成功，并且600V、1200V、1700V SiC MOSFET器件实现商业化。但是SiC材料的功率器件还有很大的改进空间。以SiC MOSFET为例，MOSFET栅漏电容Cgd的大小影响着MOSFET动态性能的优劣，减小Cgd能很好地优化其开关性能，减小动态损耗。MOSFET的体二极管可靠性较低，工程上通常采用在MOSFET漏极串联二极管来阻止寄生体二极管导通,然后在漏源极两端额外反并联肖特基二极管来提供新的续流通路，显然,这种方法极大地增加了电路设计的复杂性和成本费用。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种分裂栅4H-SiCVDMOS器件。
为解决上述技术问题，本发明实施例提供一种分裂栅4H-SiC VDMOS器件，包括：漏极、N+衬底、N-外延层、P阱、第一N+区、N+源区、P+接触区、栅氧化层、栅极、肖特基接触、源极、SiO2层间介质和JFET区；
漏极、N+衬底和N-外延层由下至上依次层叠设置；
JFET区位于N-外延层的上层；
P阱位于N-外延层的上层且位于JFET区的两侧，第一N+区间隔的位于JFET区的上层，且位于P阱的上层；N+源区和P+接触区并排位于P阱的上层，且间隔的位于第一N+区的一侧；
栅氧化层位于靠近第一N+区的部分N+源区和第一N+区上；
栅极位于栅氧化层上；
SiO2层间介质位于栅氧化层和栅极上；
肖特基接触位于JFET区上；
源极位于P+接触区和远离第一N+区的部分N+源区、SiO2层间介质和肖特基接触上。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，所述第一N+区由N离子注入，结深为0.2μm～0.3μm，掺杂浓度为1e17cm-3。
进一步的，所述肖特基接触由金属Ni淀积形成肖特基接触，肖特基接触的宽度为2um。
进一步的，所述漏极采用金属Ni溅射形成欧姆接触。
进一步的，所述第一N+区的长度为2um，其远离N+源区的一侧到JFET区中心点的距离为2um。
进一步的，所述第一N+区远离N+源区的一侧到肖特基接触靠近第一N+区的一侧的距离为1um。
进一步的，所述第一N+区与栅极交叠的区域长度为0.5um。
进一步的，所述第一N+区与P阱交叠的区域长度为1.5um。
本发明的有益效果是：当器件处于阻断状态时，肖特基接触和P阱对栅氧化层起到保护作用，有效降低栅氧化层电场强度，从而使本发明器件相对于传统4H-SiC VDMOS结构在正向特性和阻断特性保持一致的前提下，具有更好的动态特性。当器件处于正向导通时，由于第一N+区的引入，抑制了P阱对器件的夹断效果，使得器件的比导通电阻与传统结构保持一致。此外，本发明器件采用的分离栅结构使Cgd减小，并且肖特基接触的存在减小了体二极管的反向恢复电荷，动态性能明显提高。
附图说明
图1为本发明实施例的一种分裂栅4H-SiC VDMOS器件的结构示意图；
图2为传统4H-SiC VDMOS器件与本发明实施例的分裂栅4H-SiC VDMOS器件的输出特性曲线；
图3为传统4H-SiC VDMOS器件与本发明实施例的分裂栅4H-SiC VDMOS器件的击穿特性曲线；
图4为传统4H-SiC VDMOS器件与本发明实施例的分裂栅4H-SiC VDMOS器件的电容Cgd随漏极电压变化曲线；
图5为传统4H-SiC VDMOS器件与本发明实施例的分裂栅4H-SiC VDMOS器件的反向恢复电流曲线。
附图中，各标号所代表的部件列表如下：
1、漏极，2、N+衬底，3、N-外延层，4、P阱，5、第一N+区，6、N+源区，7、P+接触区，8、栅氧化层，9、栅极，10、肖特基接触，11、源极，12、SiO2层间介质，13、JFET区。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图1所示，本发明实施例提供的一种分裂栅4H-SiC VDMOS器件，包括：漏极1、N+衬底2、N-外延层3、P阱4、第一N+区5、N+源区6、P+接触区7、栅氧化层8、栅极9、肖特基接触10、源极11、SiO2层间介质12和JFET区13；
漏极1、N+衬底2和N-外延层3由下至上依次层叠设置；
JFET区13位于N-外延层3的上层；
P阱4位于N-外延层3的上层且位于JFET区13的两侧，第一N+区5间隔的位于JFET区13的上层，且位于P阱4的上层；N+源区6和P+接触区7并排位于P阱4的上层，且间隔的位于第一N+区5的一侧；
栅氧化层8位于靠近第一N+区5的部分N+源区6和第一N+区5上；
栅极9位于栅氧化层8上；
SiO2层间介质12位于栅氧化层8和栅极9上；
肖特基接触10位于JFET区13上；
源极11位于P+接触区7和远离第一N+区5的部分N+源区6、SiO2层间介质12和肖特基接触10上。
上述实施例中，漏极1采用Ni金属溅射的方法形成于N+衬底背面；第一N+区5、P阱4、P+接触区7和N+源区6均采用高温离子注入的方式形成；源极11采用Ti或者Al金属溅射的方法形成；肖特基接触10与源极11同时形成，肖特基接触10与N-外延层直接接触；栅氧化层8采用热氧氧化的方式形成；栅极9采用多晶硅淀积的方式形成；SiO2层间介质12采用淀积的方式形成。
可选地，所述第一N+区5由N离子注入，结深为0.2μm～0.3μm，掺杂浓度为1e17 cm-3。
可选地，所述肖特基接触10由金属Ni淀积形成肖特基接触，肖特基接触10的宽度为2um。
可选地，所述漏极1采用金属Ni溅射形成欧姆接触。
可选地，所述第一N+区5的长度为2um，其远离N+源区6的一侧到JFET区13中心点的距离为2um。
可选地，所述第一N+区5远离N+源区6的一侧到肖特基接触10靠近第一N+区5的一侧的距离为1um。
可选地，所述第一N+区5与栅极9交叠的区域长度为0.5um。
可选地，所述第一N+区5与P阱4交叠的区域长度为1.5um。
为了说明本发明器件动态特性的优势，下面以3300V SiC VDMOS为主器件对其做出仿真分析。其具体做法为：VDMOS中的漏极1采用金属Ni；N+衬底2为浓度为2E19cm-3的N型掺杂，N+衬底2的厚度为4um；N-外延层3的厚度为30.25um；P阱4采用Al离子注入形成高斯分布，其峰值浓度为2e18cm-3，峰值浓度深度为0.5um；第一N+区5采用N离子补偿掺杂形成箱形分布，其浓度为1e18cm-3；N+源区6采用N离子注入形成箱形分布，其浓度为2e19cm-3；P+接触区7采用Al离子注入形成箱形分布，其浓度为1e19cm-3；栅氧化层8为二氧化硅，其厚度为2um；肖特基接触10采用Ni金属淀积形成，功函数为4.9eV；栅氧化层8采用热氧氧化的方式形成；栅极9采用多晶硅淀积的方式形成于栅氧化层8之上；SiO2层间介质12采用淀积的方式形成于栅极9、源极11和肖特基接触10之间。
采用TCAD软件Silvaco搭建如图1所示的器件结构，为了保证本发明实施例的结构不会对器件的静态性能产生明显影响，下面进行本发明实施例的结构与传统VDMOS结构的静态性能的对比，包括比导通电阻与反向击穿电压。从图2可知，传统结构与本发明结构的比导通电阻基本一致，图2中，三角形图例曲线和圆形图例曲线分别表示传统4H-SiC VDMOS器件和本发明的分裂栅4H-SiC VDMOS器件，在栅压为20V时的漏极电流随漏极电压变化的曲线，曲线的斜率表示器件的比导通电阻。从图3可知，传统结构与本发明结构的反向击穿电压都在4600V左右，本发明结构的击穿电压有微小的衰退，但仍然达到耐压要求，图3中，正方形图例曲线表示传统4H-SiC VDMOS器件的击穿特性曲线，圆形图例曲线表示本发明的分裂栅4H-SiC VDMOS器件的击穿特性曲线。
在两者静态参数基本一致的情况下，对两种结构的电容特性进行仿真，同样使用Silvaco仿真软件，施加10MHz的交流信号，在漏极电压在800V时，如图4所示，本发明结构的Cgd电容只有传统结构的一半，图4中，三角形图例曲线和圆形图例曲线分别表示传统4H-SiC VDMOS器件和本发明的分裂栅4H-SiC VDMOS器件，在漏极电压从0～800V、频率为10MHz时，栅漏电容的电容随电压变化的曲线。
因为本发明结构引入了肖特基接触10进行续流，所以反向恢复性能将有提升。通过Slivaco软件进行器件电路混合仿真，如图5所示，可以得知本发明结构的反向恢复时间缩短了50ns，最大反向恢复电流降低了40％，反向恢复电荷减小了50％，图5中，正方形图例曲线和圆形图例曲线分别表示传统4H-SiC VDMOS器件和本发明的分裂栅4H-SiC VDMOS器件，反向恢复电流随时间变化的曲线。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种分裂栅4H-SiC VDMOS器件，包括：漏极(1)、N+衬底(2)、N-外延层(3)、P阱(4)、第一N+区(5)、N+源区(6)、P+接触区(7)、栅氧化层(8)、栅极(9)、肖特基接触(10)、源极(11)、SiO2层间介质(12)和JFET区(13)；
漏极(1)、N+衬底(2)和N-外延层(3)由下至上依次层叠设置；
JFET区(13)位于N-外延层(3)的上层；
P阱(4)位于N-外延层(3)的上层且位于JFET区(13)的两侧，第一N+区(5)间隔的位于JFET区(13)的上层，且位于P阱(4)的上层；N+源区(6)和P+接触区(7)并排位于P阱(4)的上层，且间隔的位于第一N+区(5)的一侧；
栅氧化层(8)位于靠近第一N+区(5)的部分N+源区(6)和第一N+区(5)上；
栅极(9)位于栅氧化层(8)上；
SiO2层间介质(12)位于栅氧化层(8)和栅极(9)上；
肖特基接触(10)位于JFET区(13)上；
源极(11)位于P+接触区(7)和远离第一N+区(5)的部分N+源区(6)、SiO2层间介质(12)和肖特基接触(10)上。
2.根据权利要求1所述的一种分裂栅4H-SiC VDMOS器件，其特征在于，所述第一N+区(5)由N离子注入，结深为0.2μm～0.3μm，掺杂浓度为1e17cm-3。
3.根据权利要求1所述的一种分裂栅4H-SiC VDMOS器件，其特征在于，所述肖特基接触(10)由金属Ni淀积形成肖特基接触，肖特基接触(10)的宽度为2um。
4.根据权利要求1所述的一种分裂栅4H-SiC VDMOS器件，其特征在于，所述漏极(1)采用金属Ni溅射形成欧姆接触。
5.根据权利要求1所述的一种分裂栅4H-SiC VDMOS器件，其特征在于，所述第一N+区(5)的长度为2um，其远离N+源区(6)的一侧到JFET区(13)中心点的距离为2um。
6.根据权利要求1所述的一种分裂栅4H-SiC VDMOS器件，其特征在于，所述第一N+区(5)远离N+源区(6)的一侧到肖特基接触(10)靠近第一N+区(5)的一侧的距离为1um。
7.根据权利要求1所述的一种分裂栅4H-SiC VDMOS器件，其特征在于，所述第一N+区(5)与栅极(9)交叠的区域长度为0.5um。
8.根据权利要求1所述的一种分裂栅4H-SiC VDMOS器件，其特征在于，所述第一N+区(5)与P阱(4)交叠的区域长度为1.5um。
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