CN110534056A - 像素结构 - Google Patents

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Abstract

一种像素结构包括数据线、第一扫描线、第一晶体管、第二晶体管、第一电源线、多个发光二极管元件、第二电源线、连接图案、第一绝缘层以及第一导电图案。第一晶体管及第二晶体管均分别具有第一端、控制端以及第二端。每一发光二极管元件具有第一电极以及第二电极。第二电源线电性耦接至第一电极。连接图案电性耦接于第一晶体管的第二端与第二晶体管的控制端之间。第一导电图案设置于第一绝缘层上方，且电性耦接于第二电极之间，第二电极通过第一导电图案电性耦接至第二晶体管的第二端，连接图案与第一导电图案在垂直投影方向上重叠。

Description

像素结构
技术领域
本发明涉及一种像素结构，且特别涉及一种具有发光二极管元件的像素结构。
背景技术
随着显示技术的演进，具有高解析与超薄化的显示面板受到主流市场的喜爱。近几年来由于发光二极管(Light-Emitting Diode,LED)元件的工艺技术的突破，已发展出可将发光二极管元件以阵列排列制作出的微型发光二极管(Micro-LED)显示装置，其不需要设置液晶层(Liquid crystal)以及彩色滤光片(Color filter)，而进一步减少显示装置的厚度；以及由于发光二极管显示器采用无机材料，因此其相较于有机发光二极管显示器而言具备优良的可靠性以及更长的使用寿命。
目前微型发光二极管显示器在制作过程中，需通过巨量转移(Mass transfer)技术搬移大量发光二极管元件。然而，现今显示装置通常具有动辄百万计的像素，且发光二极管元件尺寸微小而难以精准地进行拾取及对位，容易因对位误差而造成发光二极管元件无法精准地置放于预定位置，而造成发光二极管元件无法正常驱动，且在像素结构所占面积极小的情形下，上下堆叠的导电电极可能对发光二极管元件产生干扰，进一步造成发光二极管元件信号异常而导致良率降低。因此，需寻找出可提高微型发光二及体显示器良率的方法，以实现高解析的微型发光二极管显示装置。
发明内容
本发明提供一种像素结构，具有较佳的像素设计，能提升发光二极管显示装置的分辨率，良率高。
本发明的像素结构，包括数据线、第一扫描线、第一晶体管、第二晶体管、第一电源线、多个发光二极管元件、第二电源线、连接图案、第一绝缘层以及第一导电图案。像素结构设置于基板上。数据线以及第一扫描线交叉设置。第一晶体管具有第一端、控制端以及第二端，其中第一晶体管的第一端电性耦接至数据线，第一晶体管的控制端电性耦接至第一扫描线。第二晶体管具有第一端、控制端以及第二端。第一电源线电性耦接至第二晶体管的第一端。每一发光二极管元件具有第一电极以及第二电极。第二电源线电性耦接至发光二极管元件的第一电极。连接图案电性耦接于第一晶体管的第二端与第二晶体管的控制端之间。第一绝缘层设置于连接图案上方。第一导电图案设置于第一绝缘层上方，且电性耦接于发光二极管元件的第二电极之间，其中发光二极管元件的第二电极通过第一导电图案电性耦接至第二晶体管的第二端，且连接图案与第一导电图案在垂直于基板的垂直投影方向上重叠。
在本发明的一实施例中，上述的第一导电图案的垂直投影位于发光二极管元件的多个第二电极的垂直投影之间。
在本发明的一实施例中，上述的连接图案的垂直投影位于多个发光二极管元件的垂直投影之间。
在本发明的一实施例中，上述的连接图案的垂直投影在第一导电图案的垂直投影以内。
在本发明的一实施例中，上述的连接图案的垂直投影的面积为A1，第一导电图案的垂直投影的面积为A2，而0.2≤A1/A2＜0.75。
在本发明的一实施例中，上述的第一绝缘层具有重叠于第二晶体管的第二端的通孔，像素结构还包括第一转接图案，设置于第一绝缘层上，通过第一绝缘层的通孔电性耦接至第二晶体管的第二端，且电性耦接于第一导电图案与第二晶体管的第二端之间，其中通孔的至少一部分与连接图案在垂直投影方向上重叠。
在本发明的一实施例中，上述的像素结构还包括第二绝缘层，设置于第一转接图案上，且具有重叠于第一转接图案的通孔。第二转接图案设置于第二绝缘层上，且位于第一导电图案与第二绝缘层之间，其中第二转接图案通过第二绝缘层的通孔电性耦接至第一转接图案，且电性耦接于第一导电图案与第一转接图案之间，第二绝缘层的通孔的至少一部分与连接图案在垂直投影方向上重叠。
在本发明的一实施例中，上述的像素结构还包括第二扫描线与数据线交叉设置，第三晶体管具有第一端、控制端以及第二端，其中第三晶体管的第一端电性耦接至发光二极管元件的第二电极，第三晶体管的控制端电性耦接至第二扫描线，第一绝缘层的通孔的至少一部分的垂直投影以及第二绝缘层的通孔的至少一部分的垂直投影位于第一晶体管的垂直投影与第三晶体管的垂直投影之间。
在本发明的一实施例中，上述的像素结构还包括第三绝缘层设置于第二转接图案上，且具有通孔，其中第一导电图案设置于第三绝缘层上，且通过第三绝缘层的通孔电性耦接至第二转接图案，第三绝缘层的通孔的至少一部分与连接图案在垂直投影方向上重叠。
在本发明的一实施例中，上述的像素结构还包括第二扫描线与数据线交叉设置，第三晶体管具有第一端、控制端以及第二端，其中第三晶体管的第一端电性耦接至发光二极管元件的第二电极，第三晶体管的控制端电性耦接至第二扫描线。第三绝缘层的通孔的至少一部分的垂直投影位于第一晶体管的垂直投影与第三晶体管的垂直投影之间。
在本发明的一实施例中，上述的第一绝缘层的材质为有机材料。
在本发明的一实施例中，上述的像素结构还包括第四绝缘层设置于第一绝缘层上，且具有通孔，其中第四绝缘层的通孔与第一绝缘层的通孔重叠，第一转接图案设置于第四绝缘层上，第一转接图案通过第四绝缘层的通孔与第一转接图案通过第四绝缘层的通孔与第一绝缘层的通孔电性耦接至第二晶体管的第二端。
基于上述，本发明的一实施例的像素结构具有连接于第一晶体管的第二端与第二晶体管的控制端之间的连接图案，以及与两个发光二极管元件的多个第二电极电性连接的第一导电图案。由于不易受到电信号干扰的连接图案与第一导电图案再垂直投影发项相互重叠，使像素结构所占面积进一步缩减，因而实现高分辨率的发光二极管显示装置。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
图1A至图1K为本发明一实施例的发光二极管显示装置的制造流程的俯视示意图。
图2A至图2K为本发明一实施例的发光二极管显示装置的制造流程的剖面示意图。
图3为本发明一实施例的发光二极管显示装置的一个像素结构的等效电路示意图。
附图标记说明：
10：像素结构
110：基板
122、124、126：半导体图案
130：栅绝缘层
130’：栅绝缘材料层
132a、132b、134a、134b、136a、136b、152a、152b、154a、154b、156a、156b、158、159、172、174、176、182、184、186、202、204、206、222、224、226：通孔
142：连接图案
144、164：电极
150：层间介电层
150’：层间介电材料层
162：连接电极
170：第一绝缘层
180：第四绝缘层
192、194、212、214：转接图案
196：第一转接图案
200：第二绝缘层
216：第二转接图案
220：第三绝缘层
230、230-1、230-2：发光二极管元件
230a：第一电极
230b：第二电极
242、244：第二导电图案
246：第一导电图案
A1、A2：面积
A-A’：剖线
C1：电容
DL：数据线
PL1：第一电源线
PL2：第二电源线
PL3：补偿线
SL1：第一扫描线
SL2：第二扫描线
T1：第一晶体管
T2：第二晶体管
T3：第三晶体管
T1a、T2a、T3a、T1b、T2b、T3b、T1c、T2c、T3c：导电图案
具体实施方式
图1A至图1K为本发明一实施例的发光二极管显示装置的制造流程的俯视示意图。图2A至图2K为本发明一实施例的发光二极管显示装置的制造流程的剖面示意图。特别是，图2A至图2K分别对应图1A至图1K的剖线A-A’。图3为本发明一实施例的发光二极管显示装置的一个像素结构的等效电路示意图。
请参照图1K、图2K及图3，发光二极管显示装置包括多个像素结构10。举例而言，发光二极管显示装置可包括阵列排列的多个像素结构10。图1K绘出1个像素结构10为示例。然而，本发明不限于此，发光二极管显示装置所具有的像素结构10的数量可视实际需求(例如：面板尺寸及分辨率规格)而定。本领域技术人员根据本说明书及附图应能实现本发明实施例的发光二极管显示装置，以下配合图1A至图1K、图2A至图2K及图3举例说明之。
请先参考图1A及图2A，首先，提供基板110。在本实施例中，基板110可选择性地为透明基板，其材质例如是玻璃、石英、有机聚合物或其他可适用的材料。然而，本发明不限于此，在其他实施例中，基板110也可选择性地为不透光/反射基板，其材质例如是导电材料、晶圆、陶瓷或其他可适用的材料。
在本实施例中，接着，可于基板110上形成半导体层，包括多个半导体图案122、124、126。举例而言，半导体图案122、124、126的材质可使用非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物、铟锡锌氧化物、或是其它合适的材料、或上述的组合)、其它可适用的材料、含有掺杂物(dopant)于上述材料中、或上述的组合。
请参见图1B及图2B，在本实施例中，接着，可形成栅绝缘材料层130’，以覆盖多个半导体图案122、124、126。然后，在栅绝缘材料层130’上形成第一导电层。第一导电层包括第一扫描线SL1、第二扫描线SL2、连接图案142、导电图案T1c、导电图案T2c、导电图案T3c及电极144。第一扫描线SL1与导电图案T1c连接，而导电图案T1c与部分的半导体图案122重叠。连接图案142与导电图案T2c连接，而导电图案T2c与部分的半导体图案124重叠。第二扫描线SL2与导电图案T3c连接，而导电图案T3c与部分的半导体图案126重叠。举例而言，在本实施例中，第一扫描线SL1及第二扫描线SL2实质上可平行设置；连接图案142及电极144可彼此分离且可选择性地设置于第一扫描线SL1及第二扫描线SL2之间，但本发明不以此为限。
请参见图1B及图2B，在本实施例中，接着，可形成层间介电材料层150’，以覆盖第一导电层。请参见图1B、图1C、图2B及图2C，接者，可选择性地利用同一掩模图案化栅绝缘材料层130’及层间介电材料层150’，以形成栅绝缘层130及层间介电层150。请参见图1C及图2C，层间介电质150具有通孔152a、152b、154a、154b、156a、156b、158、159，栅绝缘层130具有通孔132a、132b、134a、134b、136a、136b，通孔152a、152b、154a、154b、156a、156b分别与通孔132a、132b、134a、134b、136a、136b切齐。
请参见图1D及图2D，在本实施例中，接着，可在层间介电层150上形成第二导电层。第二导电层包括数据线DL、第一电源线PL1、第二电源线PL2、补偿线PL3、导电图案T1a、导电图案T1b、导电图案T2a、导电图案T2b、导电图案T3a、导电图案T3b、连接电极162及电极164。
请参见图1D及图3，在本实施例中，数据线DL与导电图案T1a连接，而导电图案T1a通过通孔152a、132a与半导体图案122电性耦接。导电图案T1b通过通孔152b、132b与半导体图案122电性耦接。导电图案T1a、导电图案T1b、导电图案T1c及半导体图案122构成第一晶体管T1。导电图案T1a、导电图案T1b及导电图案T1c可视为第一晶体管T1的第一端、控制端及第二端。
请参见图1D及图3，在本实施例中，第一电源线PL1与导电图案T2a连接，而导电图案T2a通过通孔154a、134a与半导体图案124电性耦接。导电图案T2b通过通孔154b、134b与半导体图案124电性耦接。导电图案T2a、导电图案T2b、导电图案T2c及半导体图案124构成第二晶体管T2。导电图案T2a、导电图案T2b及导电图案T2c可视为第二晶体管T2的第一端、控制端及第二端。第二晶体管T2的导电图案T2b与连接电极162连接。
请参见图1D及图3，在本实施例中，电极164与第一晶体管T1的导电图案T1b连接，而电极164通过通孔159与连接图案142电性耦接。连接图案142又与第二晶体管T2的导电图案T2c连接。也就是说，连接图案142是电性耦接于第一晶体管T1的导电图案T1c与第二晶体管T2的导电图案T2c之间。另外，在本实施例中，电极164与电极144重叠，而形成电容C1。电容C1电性耦接于第一电源线PL1与第二晶体管T2的导电图案T2c之间。
请参见图1D及图3，在本实施例中，连接电极162与导电图案T3a连接，而导电图案T3a通过通孔156a、134a与半导体图案126电性连接。补偿线PL3与导电图案T3b连接，而导电图案T3b通过通孔156b、136b与半导体图案126电性连接。导电图案T3a、导电图案T3b、导电图案T3c及半导体图案126构成第三晶体管T3。导电图案T3a、导电图案T3b及导电图案T3c可视为第三晶体管T3的第一端、控制端及第二端。第三晶体管T3的导电图案T3a与连接电极162连接。第三晶体管T3的导电图案T3c电性耦接至第二扫描线SL2。第三晶体管T3的导电图案T3b电性耦接至补偿线PL3。
请参见图1D，举例而言，在本实施例中，数据线DL、第一电源线PL1、第二电源线PL2及补偿线PL3大致上可平行设置，且与第一扫描线SL1及第二扫描线SL2交叉设置；连接电极162及电极164可彼此分离且可选择性地设置于数据线DL及补偿线PL3之间，但本发明不以此为限。
请参见图1E及图2E，在本实施例中，接着，可在第二导电层上形成第一绝缘层170。然后，在第一绝缘层170上形成第四绝缘层180。第一绝缘层170具有通孔172、174、176，第四绝缘层180具有182、184、186，其中通孔172、174、176分别与通孔182、184、186重叠。在本实施例中，通孔182、184、186的垂直投影可分别位于通孔172、174、176的垂直投影之内，但本发明不以此为限。在本实施例中，通孔172、174与第二电源线PL2重叠，通孔176与连接电极162重叠，且通孔176、186的至少一部分与连接图案142在垂直投影方向上重叠。
在本实施例中，第一绝缘层170与第四绝缘层180的材质可为有机材料，且第一绝缘层170与第四绝缘层180的材料可相同或不同。然而，本发明不限于此，在其他实施例中，第一绝缘层170与第四绝缘层180可为无机材料，例如是氮化硅(silicon nitride)、氮氧化硅(silicon oxy-nitride)或氧化硅(silicon oxide)。
请参见图1F及图2F，在本实施例中，接着，可在第四绝缘层180上形成第三导电层。第三导电层包括转接图案192、转接图案194及第一转接图案196，其中第一转接图案196设置于转接图案192与转接图案194之间。转接图案192通过通孔182、172与第二电源线PL2电性连接。转接图案194通过通孔184、174与第二电源线PL2电性连接。第一转接图案196通过通孔186、176与连接电极162电性耦接。在本实施例中，第三导电层的材料可为金属或其他适当导电材料，但本发明不以此为限。
在本实施例中，第三导电层的第一转接图案196通过第四绝缘层180的通孔186以及第一绝缘层170的通孔176电性耦接至第二晶体管T2的第二端(即导电图案T2b)；导电图案192通过通孔182以及通孔172电性耦接至第二电源线PL2。导电图案194通过通孔184以及通孔174电性耦接第二电源线PL2。
请参见图1G及2G，在本实施例中，接着，可形成第二绝缘层200，以覆盖第三导电层。第二绝缘层200具有通孔202、204、206。在本实施例中，通孔202与转接图案192重叠，通孔204与转接图案194重叠，通孔206与第一转接图案196重叠。
请参见图1H及2H，在本实施例中，接着，可在第二绝缘层200上形成第四导电层。第四导电层例如但不限于是透明导电层。第四导电层包括转接图案212、转接图案214及第二转接图案216。第二转接图案216可设置于转接图案212与转接图案214之间，但本发明不以此为限。转接图案212通过通孔202与转接图案192电性连接，转接图案214通过通孔204与转接图案194电性连接，第二转接图案216通过通孔206与第一转接图案196电性耦接。
请参见图1I及2I，在本实施例中，接着，可形成第三绝缘层220，以覆盖第四导电层。第三绝缘层220具有通孔222、224、226。在本实施例中，第二绝缘层200的通孔226的垂直投影以及第一绝缘层170的通孔176的垂直投影位于第一晶体管T1的垂直投影与第三晶体管T3的垂直投影之间。在本实施例中，第三绝缘层220的通孔226的垂直投影可与第二绝缘层200的通孔206重叠。也就是说，第三绝缘层220的通孔226的垂直投影位于第一晶体管T1的垂直投影与第三晶体管T3的垂直投影之间。
请参见图1J及2J，在本实施例中，接着，可在第三绝缘层220上设置多个发光二极管元件230，其中每一发光二极管元件230具有第一电极230a以及第二电极230b。
请参见图1K及2K，在本实施例中，接着，可形成第五导电层，以覆盖部分的多个发光二极管元件230的表面。第五导电层具有第一导电图案246以及第二导电图案242、244，第二导电图案242及244分别设置于第一导电图案246的相对两侧。本实施例中，第一导电图案246电性耦接于多个发光二极管元件230的多个第二电极230b之间，第二导电图案242、244电性耦接于多个发光二极管元件230的多个第一电极230a。举例来说，第一导电图案246电性耦接于发光二极管元件230-1及发光二极管元件230-2之间，第二导电图案242电性耦接于发光二极管元件230-1的第一电极230a，第二导电图案244电性耦接于发光二极管元件230-2的第一电极230a。
在本实施例中，第一导电图案246的垂直投影位于发光二极管元件230的第二电极230b的垂直投影之间。也就是说，第一导电图案246的垂直投影位于发光二极管元件230-1的第二电极230b与发光二极管元件230-2的第二电极230b的垂直投影之间。
在本实施例中，连接图案142的垂直投影位于多个发光二极管元件230的多个垂直投影之间。举例来说，连接图案142的垂直投影位于发光二极管元件230-1与发光二极管元件230-2的垂直投影之间。在本实施例中，连接图案142与第一导电图案246在相对于基板110的垂直投影方向上重叠。在本实施例中，连接图案142的垂直投影可在第一导电图案246的垂直投影之内。连接图案142的垂直投影的面积A1，第一导电图案246的垂直投影的面积为A2，而0.2≤A1/A2＜0.75。在本实施例中，连接图案142与第三绝缘层220的通孔226的至少一部分在垂直投影方向上重叠。在本实施例中，连接图案142与第二绝缘层200的通孔206的至少一部分在垂直投影方向上重叠。
在本实施例中，第一导电图案246通过第三绝缘层220的通孔226电性耦接至第四导电层的第二转接图案216，第二导电图案242通过第三绝缘层220的通孔222电性耦接至第四导电层的转接图案212，第二导电图案244通过第三绝缘层220的通孔224电性耦接至第四导电层的转接图案214。
请同时参考图1K及图3，在本实施例中，发光二极管元件230-1、230-2的第二电极230b通过第一导电图案246电性耦接至第二晶体管T2的第二端及第三晶体管T3的第一端，发光二极管元件230-1、230-2的第一电极230a分别通过第二导电图案242、244电性耦接至第二电源线PL2。详细来说，发光二极管元件230-1、230-2的第二电极230b与第一导电图案246连接，并通过通孔226、206、186、176电性耦接至第二晶体管T2的第二端；发光二极管230-1的第一电极230a与第二导电图案242连接，并通过通孔222、202、182、172电性耦接至第二电源线PL2；发光二极管230-2的第一电极230a与第二导电图案244连接，并通过通孔224、204、184、174电性耦接至第二电源线PL2。
在本实施例中，第三导电层的导电图案192电性耦接于第二导电图案242与第二电源线PL2之间；第三导电层的导电图案194电性耦接于第二导电图案244与第二电源线PL2之间；第三导电层的第一转接图案196电性耦接于第一导电图案246与第二晶体管T2的第二端之间。
在本实施例中，第四导电层通过第二绝缘层200的通孔202、204、206电性耦接至第三导电层，且电性耦接于第五导电层与第三导电层之间。具体来说，第四导电层的转接图案212通过第二绝缘层200的通孔202电性耦接至第三导电层的转接图案192，且通过第三绝缘层220的通孔222电性耦接至第五导电层的第二导电图案242，而电性耦接于第二导电图案242与第三导电层之间；第四导电层的转接图案214通过第二绝缘层200的通孔204电性耦接至第三导电层的转接图案194，且通过第三绝缘层220的通孔224电性耦接至第二导电图案244，而电性耦接于第二导电图案244与第三导电层之间；第四导电层的第二转接图案216通过第二绝缘层200的通孔206电性耦接至第三导电层的第一转接图案196，且通过第三绝缘层220的通孔226电性耦接至第一导电图案246，而电性耦接于第一导电图案246与第三导电层之间。
综上所述，本发明的一实施例的发光二极管显示装置，包括多个像素结构，像素结构具有连接于第一晶体管的第二端与第二晶体管的控制端之间的连接图案，以及与两个发光二极管元件的第二电极电性连接的第一导电图案。驱动发光二极管显示装置时，连接图案与第一导电图案所分别具有的多个电信号不易互相干扰。令其电信号不易互相干扰的连接图案与第一导电图案在垂直投影方向重叠并可通过通孔的位置调整使像素结构所占面积缩减，进而提升发光二极管显示装置的分辨率。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (12)

1.一种像素结构，该像素结构设置于一基板上，包括：
一数据线以及一第一扫描线，交叉设置；
一第一晶体管，具有一第一端、一控制端以及一第二端，其中该第一晶体管的该第一端电性耦接至该数据线，该第一晶体管的该控制端电性耦接至该第一扫描线；
一第二晶体管，具有一第一端、一控制端以及一第二端；
一第一电源线，电性耦接至该第二晶体管的该第一端；
多个发光二极管元件，其中每一该发光二极管元件具有一第一电极以及一第二电极；
一第二电源线，电性耦接至所述多个发光二极管元件的多个所述第一电极；
一连接图案，电性耦接于该第一晶体管的该第二端与该第二晶体管的该控制端之间；
一第一绝缘层，设置于该连接图案上方；以及
一第一导电图案，设置于该第一绝缘层上方，且电性耦接于所述多个发光二极管元件的多个所述第二电极之间，其中所述多个发光二极管元件的多个所述第二电极通过该第一导电图案电性耦接至该第二晶体管的该第二端，且该连接图案与该第一导电图案在垂直于该基板的一垂直投影方向上重叠。
2.如权利要求1所述的像素结构，其中该第一导电图案的一垂直投影位于所述多个发光二极管元件的多个所述第二电极的多个垂直投影之间。
3.如权利要求1所述的像素结构，其中该连接图案的一垂直投影位于所述多个发光二极管元件的多个垂直投影之间。
4.如权利要求1所述的像素结构，其中该连接图案的一垂直投影在该第一导电图案的一垂直投影以内。
5.如权利要求1所述的像素结构，其中该连接图案的一垂直投影的面积为A1，该第一导电图案的一垂直投影的面积为A2，而0.2≤A1/A2＜0.75。
6.如权利要求1所述的像素结构，其中该第一绝缘层具有重叠于该第二晶体管的该第二端的一通孔，该像素结构还包括：
一第一转接图案，设置于该第一绝缘层上，通过该第一绝缘层的该通孔电性耦接至该第二晶体管的该第二端，且电性耦接于该第一导电图案与该第二晶体管的该第二端之间；
其中该通孔的至少一部分与该连接图案在该垂直投影方向上重叠。
7.如权利要求6所述的像素结构，还包括：
一第二绝缘层，设置于该第一转接图案上，且具有重叠于该第一转接图案的一通孔；
一第二转接图案，设置于该第二绝缘层上，且位于该第一导电图案与该第二绝缘层之间；
其中该第二转接图案通过该第二绝缘层的该通孔电性耦接至该第一转接图案，且电性耦接于该第一导电图案与该第一转接图案之间；
该第二绝缘层的该通孔的至少一部分与该连接图案在该垂直投影方向上重叠。
8.如权利要求6所述的像素结构，还包括：
一第二扫描线，与该数据线交叉设置；以及
一第三晶体管，具有一第一端、一控制端以及一第二端，其中该第三晶体管的该第一端电性耦接至所述多个发光二极管元件的多个所述第二电极，该第三晶体管的该控制端电性耦接至该第二扫描线；
该第一绝缘层的该通孔的该至少一部分的垂直投影以及该第二绝缘层的该通孔的至少一部分的垂直投影位于该第一晶体管的垂直投影与该第三晶体管的垂直投影之间。
9.如权利要求7所述的像素结构，还包括：
一第三绝缘层，设置于该第二转接图案上，且具有一通孔，其中该第一导电图案设置于该第三绝缘层上，且通过该第三绝缘层的该通孔电性耦接至该第二转接图案；
该第三绝缘层的该通孔的至少一部分与该连接图案在该垂直投影方向上重叠。
10.如权利要求9所述的像素结构，还包括：
一第二扫描线，与该数据线交叉设置；以及
一第三晶体管，具有一第一端、一控制端以及一第二端，其中该第三晶体管的该第一端电性耦接至所述多个发光二极管元件的多个所述第二电极，该第三晶体管的该控制端电性耦接至该第二扫描线；
该第三绝缘层的该通孔的该至少一部分的垂直投影位于该第一晶体管的垂直投影与该第三晶体管的垂直投影之间。
11.如权利要求6所述的像素结构，其中该第一绝缘层的材质为有机材料。
12.如权利要求9所述的像素结构，还包括：
一第四绝缘层，设置于该第一绝缘层上，且具有一通孔，其中该第四绝缘层的该通孔与该第一绝缘层的该通孔重叠，该第一转接图案设置于该第四绝缘层上，该第一转接图案通过该第四绝缘层的该通孔与该第一绝缘层的该通孔电性耦接至该第二晶体管的该第二端。
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