CN110517720A

CN110517720A - 基于stm32的低成本高速存储测试装置

Info

Publication number: CN110517720A
Application number: CN201910725596.4A
Authority: CN
Inventors: 韦旭; 狄长安
Original assignee: Nanjing Tech University
Current assignee: Nanjing Tech University
Priority date: 2019-08-07
Filing date: 2019-08-07
Publication date: 2019-11-29
Anticipated expiration: 2039-08-07
Also published as: CN110517720B

Abstract

本发明公开一种基于STM32的低成本高速存储测试装置，包括STM32主控模块，用于控制采集调理电路模块、ADC采集模块、多片选NAND FLASH存储模块、串口通信模块工作；采集调理电路模块，用于实现阻抗匹配；ADC采集模块，用于在STM32主控模块的控制下，高速采集经采集调理电路模块处理后的信号；多片选NAND FLASH存储模块，用于在ADC采集模块采集完成后，在STM32主控模块的控制下，持久性存储测试数据；串口通信模块，用于在STM32主控模块的控制下，将多片选NAND FLASH存储模块存储的数据传至上位机。本发明的装置以低成本的方式实现对大量测试数据进行高速存储记录，能够应用于各种存储测试环境，具有很好的实用价值和广泛的应用前景。

Description

基于STM32的低成本高速存储测试装置

技术领域

本发明属于测控技术领域，特别涉及一种基于STM32的低成本高速存储测试装置。

背景技术

存储测试是在对被测对象无影响或影响在允许范围的条件下，在被测体或测试现场放置微型数据采集与存储测试仪，现场实时完成信息的快速采集与记忆，事后回收并由计算机处理和再现测试信息的一种动态测试技术。存储测试的主要技术特点是现场实时快速完成动态数据采集与存储记忆，特别是在多种恶劣环境和紧凑设计条件下完成动态参数测试，事后回收处理再现。随着电力系统的发展与完善，对电信号存储测试装置的精确性、传输速度、成本等各方面指标都提出了更高的要求。传统的存储测试装置如：中国专利CN207601777U公开了一种高速数据存储装置，该装置使用FPGA芯片高速采集，但成本过于昂贵，难以得到普及；中国专利CN201621087089.0公开了一种基于STM32的微震数据采集与存储系统，该系统采集速率很难满足高速(采样速率≥10MBPS)的要求，无法应对更高要求的测试环境。

由上可知，传统的电信号存储测试装置的存储空间和通信速度有限，普遍具有容量小、实时性差、精度低、成本高等缺点。研究一种低成本高精度的高速存储测试装置具有重要的意义。

发明内容

本发明的目的在于提供一种基于STM32的低成本高速存储测试装置，能够以一种低成本的方式实现电信号的高精度高速存储测试。

实现本发明目的的技术解决方案为：一种基于STM32的低成本高速存储测试装置，包括：

STM32主控模块，用于控制采集调理电路模块、ADC采集模块、多片选NAND FLASH存储模块、串口通信模块工作；

采集调理电路模块，用于实现阻抗匹配；

ADC采集模块，用于在STM32主控模块的控制下，高速采集经采集调理电路模块处理后的信号；

多片选NAND FLASH存储模块，用于在ADC采集模块采集完成后，在STM32主控模块的控制下，持久性存储测试数据；

串口通信模块，用于在STM32主控模块的控制下，将多片选NAND FLASH存储模块存储的数据传至上位机。

本发明与现有技术相比，其显著优点为：1)本发明使用的芯片及元器件价格低廉，成本低；2)本发明通过流水线方式控制多片选NAND FLASH芯片，相比于同类型产品的1MSPS的采集速度，本发明可达到10MSPS以上的高速采集速度。

下面结合附图对本发明作进一步详细描述。

附图说明

图1为本发明基于STM32的低成本高速存储测试装置的系统框图。

图2为本发明基于STM32的低成本高速存储测试装置的STM32主控模块电路图。

图3为本发明基于STM32的低成本高速存储测试装置的采集调理电路模块电路图。

图4为本发明基于STM32的低成本高速存储测试装置的ADC采集模块电路图。

图5为本发明基于STM32的低成本高速存储测试装置的多片选NAND FLASH存储模块电路图。

图6为本发明基于STM32的低成本高速存储测试装置的STM32主控模块与多片选NAND FLASH存储模块的连接图。

图7为本发明基于STM32的低成本高速存储测试装置的流水线工作流程图。

图8为本发明基于STM32的低成本高速存储测试装置的DMA工作框图。

具体实施方式

结合图1，本发明基于STM32的低成本高速存储测试装置，包括STM32主控模块1，用于控制采集调理电路模块2、ADC采集模块3、多片选NAND FLASH存储模块4、串口通信模块5工作；

采集调理电路模块2，用于实现阻抗匹配；

ADC采集模块3，用于在STM32主控模块1的控制下，高速采集经采集调理电路模块2处理后的信号；

多片选NAND FLASH存储模块4，用于在ADC采集模块3采集完成后，在STM32主控模块1的控制下，持久性存储测试数据；

串口通信模块5，用于在STM32主控模块1的控制下，将多片选NAND FLASH存储模块4存储的数据传至上位机。

进一步地，采集调理电路模块2的信号输入端与被采信号相连，其输出端与ADC采集模块3的输入端相连；ADC采集模块3的输出端与STM32主控模块1相连；多片选NAND FLASH存储模块4与STM32主控模块1相连；串口通信模块5的输入端与STM32主控模块1相连，串口通信模块5的输出端与上位机相连。

示例性优选地，结合图2，STM32主控模块1包括STM32F407VGT6芯片、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第五电容C5、第六电容C6、第七电容C7、晶振；所述第一电阻R1的一端与STM32F407VGT6芯片的37脚相连，另一端接地；第二电阻R2的一端与STM32F407VGT6芯片的94脚相连，另一端与STM32F407VGT6芯片的相短接的20脚、74脚、27脚、10脚相连并接地；STM32F407VGT6芯片的50脚、75脚、100脚、28脚、11脚、6脚短接至3.3V并与第三电阻R3的一端相连，第三电阻R3的另一端与STM32F407VGT6芯片的22脚、第四电容C4的一端、第五电容C5的一端相连，第四电容C4的另一端、第五电容C5的另一端与STM32F407VGT6芯片的19脚、第一电容C1的一端、第二电容C2的一端、第三电容C3的一端相连并接地，第一电容C1的另一端与STM32F407VGT6芯片的49脚相连，第二电容C2的另一端与STM32F407VGT6芯片的73脚相连，第三电容C3的另一端与STM32F407VGT6芯片的21脚相连；STM32F407VGT6芯片的12脚与第四电阻R4的一端、晶振的一端、第六电容C6的一端相连，第六电容C6的另一端与第七电容C7的一端相连，第七电容C7的另一端与晶振的另一端、第四电阻R4的另一端、STM32F407VGT6芯片的13脚相连。

示例性优选地，结合图3，采集调理电路模块2包括OPA642芯片、接插件P3、第十一电阻R11、第十三电阻R13；接插件P3的1脚与第十三电阻R13的一端相连并接地；第十三电阻R13的另一端与OPA642芯片的2脚、第十一电阻R11的一端相连，第十一电阻R11的另一端与OPA642芯片的6脚相连并输出信号out至ADC采集模块3，接插件P3的2脚与OPA642芯片的3脚相连；OPA642芯片的7脚连接+5V电压；OPA642芯片的4脚连接-5V电压。

示例性优选地，结合图4，ADC采集模块3包括工作频率最高为20MHz的14位的ADS850芯片、第八电容C8、第九电容C9、第十电容C10、第十一电容C11、第十三电容C13、第十四电容C14、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19、第二十电容C20、第二十一电容C21、第十五电阻R15、第十六电阻R16、第十八电阻R18、第十九电阻R19、第二十电阻R20；所述ADS850芯片的1脚、2脚、3脚、4脚、36脚连接+5V电压；ADS850芯片的43脚与第八电容C8的一端相连，ADS850芯片的40脚与第九电容C9的一端相连，ADS850芯片的37脚与第十电容C10的一端相连，第八电容C8的另一端、第九电容C9的另一端、第十电容C10的另一端与ADS850芯片的48脚、46脚、44脚、42脚、38脚、35脚、32脚、31脚、29脚、27脚相连并接地；ADS850芯片的26脚连接+3.3V电压；ADS850芯片的33脚、34脚短接并与第十八电容C18的一端、第二十一电容C21的一端相连，第十八电容C18的另一端、第二十一电容C21的另一端接地；所述输出信号out与第十一电容C11的一端相连，第十一电容C11的另一端与第十八电阻R18的一端相连，第十八电阻R18的另一端与第十六电阻R16的一端、第十九电阻R19的一端、ADS850芯片的47脚、第十三电容C13的一端相连，第十三电容C13的另一端接地，第十六电阻R16的另一端与第十五电阻R15的一端、第十六电容C16的一端、第十七电容C17的一端、第二十电容C20的一端相连，第十五电阻R15的另一端与第二十电阻R20的一端、ADS850芯片的45脚、第十四电容C14的一端相连，第十四电容C14的另一端接地，第二十电阻R20的另一端与第十六电容C16的另一端、第十七电容C17的另一端、第十九电阻R19的另一端、第十九电容C19的一端相连，第十九电容C19的另一端、第二十电容C20的另一端均接地。

示例性优选地，结合图5，多片选NAND FLASH存储模块4包括MT29F32G08AFACA芯片、第二十二电容C22、第二十三电容C23、第二十一电阻R21、第二十二电阻R22、第二十三电阻R23、第二十四电阻R24，并采用流水线工作方式保证传输速度；所述MT29F32G08AFACA芯片的12脚、37脚与第二十二电容C22的一端、第二十一电阻R21的一端、第二十三电容C23的一端相连，第二十一电阻R21的另一端连接+3.3V电压，第二十二电容C22的另一端、第二十三电容C23的另一端与MT29F32G08AFACA芯片的13脚、36脚相连并接地；第二十二电阻R22的一端与MT29F32G08AFACA芯片的19脚相连，第二十二电阻R22的另一端连接+3.3V电压；MT29F32G08AFACA芯片的9脚与第二十三电阻R23的一端相连，第二十三电阻R23的另一端与第二十四电阻R24的一端相连并连接+3.3V电压，第二十四电阻R24的另一端与MT29F32G08AFACA芯片的10脚相连。

结合图6，MT29F32G08AFACA芯片内部存在两个区，平分总存储容量。片选1对应第一个区，片选2对应第二个区。其余信号线两个区共享。每个区在物理上对应一个8K字节的页寄存器。

结合图7，在对多片选NAND FLASH存储模块4进行写操作时，会先向其中的页寄存器加载一页面8K字节的数据量，这个过程称为加载阶段。之后，NAND FLASH会自动将页寄存器中的数据转存到指定的页面地址中，这个过程为编程阶段。本发明使用的MT29F32G08AFACA芯片，数据加载过程耗时为180us左右，编程阶段耗时为350us左右，耗时主要在编程阶段，是影响NAND FLASH数据写入速度的主要因素。因此选用多片选NANDFLASH，使用流水线写入技术充分利用编程阶段的时间，提高存储速度。当操作第一个区时，拉低第一个区的片选信号，拉高第二个区的片选信号。第一个区完成数据载入操作后，无需等待编程结束，拉高第一个区的片选信号，拉低第二个区的片选信号，依次将数据载入到第二个区的也寄存器中，完成一个区的数据载入时间为180us，因此完成两个区的数据载入共用2*180＝360us，此时第一个区的编程阶段已结束，可以直接进行下一轮的数据写入，这做到了时间利用率最大化。采用该种流水线技术，其平均写入速度为8KB/360us＝21.70MB/s，极大地提高了数据的平均写入速度。

示例性优选地，串口通信模块5具体采用基于CH340芯片的通信模块。

进一步地，STM32主控模块1的7脚、80脚、79脚、78脚、66脚、65脚、64脚、63脚、34脚、33脚、18脚、17脚、16脚、15脚分别与DC采集模块3的12至25脚相连；STM32主控模块1的61脚、62脚、81脚、82脚、38脚、39脚、40脚、41脚、85脚、86脚、87脚、58脚、59脚、53脚、54脚分别与多片选NAND FLASH存储模块4的29脚、30脚、31脚、32脚、41脚、42脚、43脚、44脚、8脚、18脚、7脚、16脚、17脚、9脚、10脚相连；STM32主控模块1的68脚、69脚、99脚分别与串口通信模块5的RX端、TX端、GND相连；信号输入端与采集调理电路模块2的3脚相连；采集调理电路模块2的6脚与ADC采集模块3的7脚相连。

结合图8，本发明基于STM32的低成本高速存储测试装置，STM32主控模块1将ADC采集模块3转换的数字量保存于内置缓存，之后通过发送DMA传输请求将数据传输至多片选NAND FLASH存储模块4。本发明采用的DMA传输方式为：

步骤1：根据之前的数据记录，计算NAND FLASH的第一个空存储块地址。

步骤2：STM32主控模块1为NAND FLASH存储模块4分配数据块地址。

步骤3：STM32主控模块1写NAND Flash地址、编程命令。

步骤4：启动DMA。

步骤5：DMA完成数据传输，并在传输过程中置位“忙”状态标志，传输结束后“忙”状态标志清零。

步骤6：STM32主控模块1检测“忙”状态标志直到为零；启动NAND Flash编程。

步骤7：等待编程结束。

本发明基于STM32的低成本高速存储测试装置，以低成本的方式实现对大量测试数据进行高速存储记录，能够应用于各种存储测试环境，具有很好的实用价值和广泛的应用前景。

Claims

1.一种基于STM32的低成本高速存储测试装置，其特征在于，包括：

STM32主控模块(1)，用于控制采集调理电路模块(2)、ADC采集模块(3)、多片选NANDFLASH存储模块(4)、串口通信模块(5)工作；

采集调理电路模块(2)，用于实现阻抗匹配；

ADC采集模块(3)，用于在STM32主控模块(1)的控制下，高速采集经采集调理电路模块(2)处理后的信号；

多片选NAND FLASH存储模块(4)，用于在ADC采集模块(3)采集完成后，在STM32主控模块(1)的控制下，持久性存储测试数据；

串口通信模块(5)，用于在STM32主控模块(1)的控制下，将多片选NAND FLASH存储模块(4)存储的数据传至上位机。

2.根据权利要求1所述的基于STM32的低成本高速存储测试装置，其特征在于，所述采集调理电路模块(2)的信号输入端与被采信号相连，其输出端与ADC采集模块(3)的输入端相连；ADC采集模块(3)的输出端与STM32主控模块(1)相连；多片选NAND FLASH存储模块(4)与STM32主控模块(1)相连；串口通信模块(5)的输入端与STM32主控模块(1)相连，串口通信模块(5)的输出端与上位机相连。

3.根据权利要求1所述的基于STM32的低成本高速存储测试装置，其特征在于，所述STM32主控模块(1)包括STM32F407VGT6芯片、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第五电容(C5)、第六电容(C6)、第七电容(C7)、晶振；所述第一电阻(R1)的一端与STM32F407VGT6芯片的37脚相连，另一端接地；第二电阻(R2)的一端与STM32F407VGT6芯片的94脚相连，另一端与STM32F407VGT6芯片的相短接的20脚、74脚、27脚、10脚相连并接地；STM32F407VGT6芯片的50脚、75脚、100脚、28脚、11脚、6脚短接至3.3V并与第三电阻(R3)的一端相连，第三电阻(R3)的另一端与STM32F407VGT6芯片的22脚、第四电容(C4)的一端、第五电容(C5)的一端相连，第四电容(C4)的另一端、第五电容(C5)的另一端与STM32F407VGT6芯片的19脚、第一电容(C1)的一端、第二电容(C2)的一端、第三电容(C3)的一端相连并接地，第一电容(C1)的另一端与STM32F407VGT6芯片的49脚相连，第二电容(C2)的另一端与STM32F407VGT6芯片的73脚相连，第三电容(C3)的另一端与STM32F407VGT6芯片的21脚相连；STM32F407VGT6芯片的12脚与第四电阻(R4)的一端、晶振的一端、第六电容(C6)的一端相连，第六电容(C6)的另一端与第七电容(C7)的一端相连，第七电容(C7)的另一端与晶振的另一端、第四电阻(R4)的另一端、STM32F407VGT6芯片的13脚相连。

4.根据权利要求1所述的基于STM32的低成本高速存储测试装置，其特征在于，所述采集调理电路模块(2)包括OPA642芯片、接插件(P3)、第十一电阻(R11)、第十三电阻(R13)；接插件(P3)的1脚与第十三电阻(R13)的一端相连并接地；第十三电阻(R13)的另一端与OPA642芯片的2脚、第十一电阻(R11)的一端相连，第十一电阻(R11)的另一端与OPA642芯片的6脚相连并输出信号out至ADC采集模块(3)，接插件(P3)的2脚与OPA642芯片的3脚相连；OPA642芯片的7脚连接+5V电压；OPA642芯片的4脚连接-5V电压。

5.根据权利要求4所述的基于STM32的低成本高速存储测试装置，其特征在于，所述ADC采集模块(3)包括工作频率最高为20MHz的14位的ADS850芯片、第八电容(C8)、第九电容(C9)、第十电容(C10)、第十一电容(C11)、第十三电容(C13)、第十四电容(C14)、第十六电容(C16)、第十七电容(C17)、第十八电容(C18)、第十九电容(C19)、第二十电容(C20)、第二十一电容(C21)、第十五电阻(R15)、第十六电阻(R16)、第十八电阻(R18)、第十九电阻(R19)、第二十电阻(R20)；所述ADS850芯片的1脚、2脚、3脚、4脚、36脚连接+5V电压；ADS850芯片的43脚与第八电容(C8)的一端相连，ADS850芯片的40脚与第九电容(C9)的一端相连，ADS850芯片的37脚与第十电容(C10)的一端相连，第八电容(C8)的另一端、第九电容(C9)的另一端、第十电容(C10)的另一端与ADS850芯片的48脚、46脚、44脚、42脚、38脚、35脚、32脚、31脚、29脚、27脚相连并接地；ADS850芯片的26脚连接+3.3V电压；ADS850芯片的33脚、34脚短接并与第十八电容(C18)的一端、第二十一电容(C21)的一端相连，第十八电容(C18)的另一端、第二十一电容(C21)的另一端接地；所述输出信号out与第十一电容(C11)的一端相连，第十一电容(C11)的另一端与第十八电阻(R18)的一端相连，第十八电阻(R18)的另一端与第十六电阻(R16)的一端、第十九电阻(R19)的一端、ADS850芯片的47脚、第十三电容(C13)的一端相连，第十三电容(C13)的另一端接地，第十六电阻(R16)的另一端与第十五电阻(R15)的一端、第十六电容(C16)的一端、第十七电容(C17)的一端、第二十电容(C20)的一端相连，第十五电阻(R15)的另一端与第二十电阻(R20)的一端、ADS850芯片的45脚、第十四电容(C14)的一端相连，第十四电容(C14)的另一端接地，第二十电阻(R20)的另一端与第十六电容(C16)的另一端、第十七电容(C17)的另一端、第十九电阻(R19)的另一端、第十九电容(C19)的一端相连，第十九电容(C19)的另一端、第二十电容(C20)的另一端均接地。

6.根据权利要求1所述的基于STM32的低成本高速存储测试装置，其特征在于，所述多片选NAND FLASH存储模块(4)包括MT29F32G08AFACA芯片、第二十二电容(C22)、第二十三电容(C23)、第二十一电阻(R21)、第二十二电阻(R22)、第二十三电阻(R23)、第二十四电阻(R24)，并采用流水线工作方式保证传输速度；所述MT29F32G08AFACA芯片的12脚、37脚与第二十二电容(C22)的一端、第二十一电阻(R21)的一端、第二十三电容(C23)的一端相连，第二十一电阻(R21)的另一端连接+3.3V电压，第二十二电容(C22)的另一端、第二十三电容(C23)的另一端与MT29F32G08AFACA芯片的13脚、36脚相连并接地；第二十二电阻(R22)的一端与MT29F32G08AFACA芯片的19脚相连，第二十二电阻(R22)的另一端连接+3.3V电压；MT29F32G08AFACA芯片的9脚与第二十三电阻(R23)的一端相连，第二十三电阻(R23)的另一端与第二十四电阻(R24)的一端相连并连接+3.3V电压，第二十四电阻(R24)的另一端与MT29F32G08AFACA芯片的10脚相连。

7.根据权利要求1所述的基于STM32的低成本高速存储测试装置，其特征在于，所述串口通信模块(5)具体采用基于CH340芯片的通信模块。

8.根据权利要求1至7任意一项所述的基于STM32的低成本高速存储测试装置，其特征在于，所述STM32主控模块(1)的7脚、80脚、79脚、78脚、66脚、65脚、64脚、63脚、34脚、33脚、18脚、17脚、16脚、15脚分别与DC采集模块(3)的12至25脚相连；STM32主控模块(1)的61脚、62脚、81脚、82脚、38脚、39脚、40脚、41脚、85脚、86脚、87脚、58脚、59脚、53脚、54脚分别与多片选NAND FLASH存储模块(4)的29脚、30脚、31脚、32脚、41脚、42脚、43脚、44脚、8脚、18脚、7脚、16脚、17脚、9脚、10脚相连；STM32主控模块(1)的68脚、69脚、99脚分别与串口通信模块(5)的RX端、TX端、GND相连；信号输入端与采集调理电路模块(2)的3脚相连；采集调理电路模块(2)的6脚与ADC采集模块(3)的7脚相连。