CN110504235A - 具有单片暴露的散热板和引线的引线接合封装 - Google Patents

具有单片暴露的散热板和引线的引线接合封装 Download PDF

Info

Publication number
CN110504235A
CN110504235A CN201910413456.3A CN201910413456A CN110504235A CN 110504235 A CN110504235 A CN 110504235A CN 201910413456 A CN201910413456 A CN 201910413456A CN 110504235 A CN110504235 A CN 110504235A
Authority
CN
China
Prior art keywords
lead
encapsulated member
member material
welding disc
pipe core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910413456.3A
Other languages
English (en)
Inventor
C·S·洪
E·S·卡巴特巴特
L·S·王
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN110504235A publication Critical patent/CN110504235A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3672Foil-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • H01L23/49555Cross section geometry characterised by bent parts the bent parts being the outer leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

公开了一种半导体器件封装,其包括具有管芯附接表面和外表面的导电管芯焊盘。半导体管芯安装在管芯附接表面上。包封体材料包封半导体管芯,并且暴露管芯焊盘的外表面。第一引线直接接触管芯焊盘,延伸离开包封体材料的第一侧壁,并且朝包封体材料的下侧弯曲。第二引线电连接到半导体管芯的端子,延伸离开包封体材料的第二侧壁,并且朝包封体材料的下侧弯曲。第一引线的与第一侧壁相交的第一横向部分与第二引线的与第二侧壁相交的第二横向部分竖直偏移。

Description

具有单片暴露的散热板和引线的引线接合封装
技术领域
本发明总体上涉及半导体器件封装,并且更具体而言涉及具有导热散热板的半导体封装以及对应的制造半导体封装的方法。
背景技术
半导体封装通常用于容纳和保护来自各种不同半导体技术的包括硅、碳化硅(SiC)、氮化镓(GaN)等的半导体管芯。这些半导体管芯可以被配置为具有各种不同器件类型,例如微处理器、分立器件、放大器、控制器、传感器等。在半导体封装中,半导体管芯安装到管芯焊盘。半导体封装典型地包括诸如塑料或者陶瓷的电绝缘包封体材料,其密封和保护集成电路使其免受潮气和灰尘颗粒的影响。导电引线连接到包封的集成电路(或者多个电路)的各种端子,并且可从半导体封装外部访问。在所谓的引线框架型封装中,管芯焊盘和引线一起从引线框架提供。
在一些封装设计中,引线框架的管芯焊盘部分被配置为所谓的“散热板”或者“散热片”。这些管芯焊盘被设计为在集成电路的操作期间从集成电路吸取热量,并且将该热量传递到外部热量耗散元件,例如,外部散热片。典型地,由导热材料(例如,金属)形成散热板。在一些封装配置中,封装管芯焊盘也用作向包封的集成电路(或者多个电路)提供参考电位(例如,地)的电端子。
在一些封装设计中,封装管芯焊盘具有所谓的下陷配置。根据该设计,管芯焊盘(即,在其上安装半导体管芯的封装的部分)位于在接近管芯焊盘时向下弯曲的弯曲引线之间。在Poh的美国专利公布No.2010/0193920 A1中描述了这种设计的示例,通过引用将其全部内容并入。
设计人员正在不断寻求对封装设计的改进。一种得到相当多关注的值得注意的设计考虑是封装的总占用面积。随着技术进步,对减小大部分电子部件的尺寸和/或成本有着强烈的需求。另一个值得注意的设计考虑是热耗散。随着器件在变得越来越小的同时变得越来越快并且越来越强大,现代半导体器件的单位面积的热量消耗不断增加。结果,更强调的是防止现代集成电路因过热而发生故障或者降低性能的冷却方案。由于常规上使用更大的散热片来提供更多的冷却,所以减小封装的总占用面积的愿望常常与提高半导体封装的热耗散能力的愿望相冲突。
发明内容
公开了一种半导体器件封装。根据实施例,半导体器件封装包括具有管芯附接表面和与管芯附接表面相对的外表面的导电管芯焊盘。半导体管芯安装在管芯附接表面上。包封体材料包封半导体管芯,并且在包封体材料主体的上侧暴露管芯焊盘的外表面。第一引线直接接触管芯焊盘,延伸离开包封体材料的第一侧壁,并且朝包封体材料主体的与上侧相对的下侧弯曲。第二引线电连接到半导体管芯的端子,延伸离开包封体材料的与第一侧壁相对的第二侧壁,并且朝包封体材料主体的下侧弯曲。第一引线的与第一侧壁相交的第一横向部分与第二引线的与第二侧壁相交的第二横向部分竖直偏移。
根据另一个实施例,半导体器件封装包括半导体管芯。包封体材料包封半导体管芯。整体形成的导电结构为半导体器件封装提供管芯焊盘和第一引线。第二引线部分地被包封体材料主体包封,并且与管芯焊盘分离。半导体管芯包括面向管芯焊盘并且电连接到管芯焊盘的第一端子和背离管芯焊盘并电连接到第二引线的第二端子。第一和第二引线在彼此竖直偏移的位置处分别与包封体材料的第一和第二面向相对方向的侧壁相交。
公开了一种形成半导体器件封装的方法。根据实施例,所述方法包括提供具有管芯附接表面和与管芯附接表面相对的外表面的导电管芯焊盘。半导体管芯安装在管芯附接表面上。形成包封体材料,包封体材料包封半导体管芯,并且在包封体材料的上侧暴露管芯焊盘的外表面。提供第一引线,第一引线直接接触管芯焊盘,延伸离开包封体材料主体的第一侧壁,并且朝包封体材料的与上侧相对的下侧弯曲。提供第二引线,第二引线电连接到半导体管芯的端子,延伸离开包封体材料的与第一侧壁相对的第二侧壁,并且朝包封体材料的下侧弯曲。
附图说明
图中的元件不必相对于彼此按比例绘制。类似的附图标记指示对应的类似部分。可以将各种例示的实施例的特征组合,除非它们互相排斥。图中描绘了实施例,并且以下的描述中详细地描述了实施例。
图1描绘了根据实施例的半导体器件封装的截面图。
图2(包括图2A和图2B)描绘了根据实施例的图1的半导体器件封装。图2A从平面图角度描绘了半导体器件封装。图2B从立体图角度描绘了半导体器件封装。
图3描绘了根据另一个实施例的半导体器件封装的截面图。
图4描绘了根据实施例的在形成封装的半导体器件的方法中使用的引线框架。
图5描绘了根据实施例的在形成封装的半导体器件的方法中的在引线框架上安装半导体管芯。
图6描绘了根据实施例的在形成封装的半导体器件的方法中的提供将半导体管芯的端子电连接到引线框架的接合线。
图7描绘了根据实施例的在形成封装的半导体器件的方法中的在包封之前使引线框架的第一部分与引线框架的第二部分竖直偏移。
图8描绘了根据实施例的在形成封装的半导体器件的方法中的包封半导体管芯和引线接合。
图9描绘了根据实施例的在形成封装的半导体器件的方法中的修剪半导体引线。
具体实施方式
本文中描述了封装的半导体器件的实施例。封装的半导体器件具有若干显著的优点,例如,封装的半导体器件最大化了散热板面积和包封体材料主体积之间的比率。这可归功于单片组合的管芯焊盘和被暴露于封装的整个上表面的引线的提供。另外,封装的半导体器件还最大化了管芯的尺寸和包封体材料的总体尺寸之间的比率。例如,根据一个有利的实施例,封装的散热板完全延伸到半导体材料的侧壁。该设计允许将半导体管芯定位为非常靠近封装的侧面。结果,与所谓的下陷设计相比,实现了热耗散和空间利用率之间的更有利的折中,这要求管芯焊盘和引线的下陷(弯曲)部分的包封体材料的边缘之间的间隔。
目前所公开的实施例的空间效率和高热性能特别归功于竖直偏移引线设计。有利的是,本文所描述的技术利用单一引线框架产生该竖直偏移引线设计。在一个示例中,封装的半导体器件包括沿相反方向延伸离开封装并且彼此竖直偏移的第一和第二引线。第一和第二引线均包括在不同竖直位置与包封体主体相交的横向部分。例如,第一引线可以在较高位置(即,比第二引线更接近封装的上侧的位置)与包封体主体相交。第一引线的竖直定位允许散热板从封装内部沿单一平面直接延伸,以在包封体主体的侧壁与第一引线相遇。在一个有利的实施例中,散热板和第一引线是单一的、整体形成的金属结构的部分。该结构的面向内的表面提供了延伸到包封体主体的侧壁的大管芯附接表面。该结构的面向外的表面在封装的上表面处被暴露,并且提供了用于在其上安装散热片的大表面面积。
参照图1,图1描绘了根据实施例的半导体器件封装100。半导体器件封装100包括至少一个半导体管芯102。总体上讲,半导体管芯102可以被配置为任何类型的晶体管,例如,MOSFET(金属氧化物半导体场效应晶体管)、LDMOS(横向扩散金属氧化物半导体)器件、HEMT(高电子迁移率晶体管)器件等。更具体地讲,半导体管芯102可以被配置为宽范围的各种器件中的任何器件,例如,二极管、闸流管等。半导体管芯102可以被配置为竖直器件,该竖直器件被配置为在垂直于半导体管芯102的上和下表面104、106的方向上导通,或者半导体管芯102可以被配置为横向器件,该横向器件被配置为在平行于半导体管芯102的上和下表面104、106的方向上导通。此外,取代所描绘的实施例中所示的单一半导体管芯102,封装的半导体器件可以包括任何数量的以上所描述的半导体管芯102,例如,一个、两个、三个、四个等。
为了以下的讨论,半导体管芯102被配置为竖直晶体管,其具有设置在半导体管芯102的下表面106上的漏极端子108以及设置在半导体管芯102的上表面104上的栅极端子和源极端子110、112。漏极端子108直接面向导电管芯焊盘114,并且电连接到导电管芯焊盘114。诸如焊料、烧结物或者导电胶的粘合剂109可以被提供在漏极端子108之间或者周围,以提供该连接。源极端子和栅极端子110、112通过导电接合线115电连接到导电引线116。在图1中,示出了栅极端子112和导电引线116之一之间的连接。在器件的另一个截面中,提供了源极端子110和导电引线116之一之间的类似的连接。
半导体器件封装100包括电绝缘包封体主体118。包封体主体118利用例如陶瓷、塑料等电绝缘材料包封半导体管芯102。在一个示例中,该材料可以例如通过注射或者传递模制工艺被模制。包封体主体118完全覆盖半导体管芯102,以保护半导体管芯102以及与半导体管芯102的任何相关联的电连接以免受外部环境的影响。
包封体主体118包括上侧120和与上侧120相对的下侧122。包封体主体118的上侧120和下侧122都可以是基本上平面的表面。包封体主体118的第一和第二侧壁124、126被设置为彼此相对,并且在上侧和下侧120、122之间延伸。在以下的描述中,半导体器件封装100的竖直方向(V)指的是基本上垂直于包封体主体118的上侧和下侧120、122的方向。另外,横向方向(L)指的是垂直于竖直方向(V)的方向,即,基本上平行于包封体主体118的上侧和下侧120、122的方向。
管芯焊盘114是导电结构,并且任选地是导热结构。管芯焊盘114包括管芯附接表面128和与管芯附接表面128相对的外表面130。管芯附接表面128和外表面130都可以是基本上平面的。即,这两个表面中的每者可以沿单一平面延伸。半导体管芯102利用在漏极端子108和管芯焊盘114之间提供粘附和电连接的导电粘合剂(例如,焊料)安装在管芯附接表面128上。在该配置中,管芯焊盘114可以被配置为所谓的散热板,其中,例如散热片(未示出)的冷却器件被直接放置在器件封装的顶部,并且用于在半导体器件封装100的操作期间去除半导体管芯102所生成的热量。
半导体器件封装100包括第一导电引线132。第一引线132直接接触管芯焊盘114。于是,第一引线132经由管芯焊盘114直接电连接到半导体管芯102的漏极端子108。此外,在不使用任何中间电连接机制(例如,接合线、带等)的情况下提供该电连接。根据实施例,第一引线132和管芯焊盘114是单一的、整体形成的结构的部分。即,第一引线132和管芯焊盘114由连续的一块导电材料(例如,金属)形成。替代地,第一引线132可以是使用导电粘合剂(例如,焊料、烧结物等)附接到管芯焊盘114的分立结构。
第一引线132延伸离开包封体主体118的第一侧壁124,并且朝包封体主体118的下侧122弯曲。更具体地讲,第一引线132包括与第一侧壁124相交并且在横向方向(L)上延伸离开第一侧壁124的第一横向部分134。即,第一横向部分134被定向为相对于第一侧壁124是横向的。第一引线132另外包括第一竖直部分136。第一竖直部分136形成与第一横向部分134相交的弯曲。即,第一竖直部分136直接邻接第一横向部分134,并且与第一横向部分134形成角度。第一竖直部分136朝半导体器件封装100的下侧122基本上竖直地(即,在竖直方向(V)上)延伸。即,第一竖直部分136被定位为相对于包封体主体118的上侧和下侧120、122是横向的。在一个实施例中,第一横向部分134基本上平行于包封体主体118的上侧120,并且第一竖直部分136基本上垂直于包封体主体118的上侧120。更一般地讲,如果第一引线132具有弯曲引线配置,第一横向部分134和第一竖直部分136可以被定向为相对于彼此并且相对于第一侧壁124处于不同的角度。
半导体器件封装100包括第二导电引线138。第二引线138延伸离开包封体主体118的第二侧壁126,并且朝包封体主体118的下侧122弯曲。更具体地讲,第二引线138包括与第二侧壁相交并且在横向方向(L)上延伸离开第二侧壁的第二横向部分140。即,第二横向部分140被定向为相对于第二侧壁126是横向的。第二引线138另外包括第二竖直部分142。第二竖直部分142形成与第二横向部分140相交的弯曲。即,第二竖直部分142直接邻接第二横向部分140,并且与第二横向部分140形成角度。第二竖直部分142朝半导体器件封装100的下侧122竖直(即,在竖直方向(V)上)延伸。即,第二竖直部分142被定向为相对于包封体主体118的上侧和下侧120、122是横向的。在一个实施例中,第二横向部分140基本上平行于包封体主体118的上侧120,并且第二竖直部分142基本上垂直于包封体主体118的上侧120。更一般地讲,如果第二横向部分140具有向其延伸的横向分量并且第二竖直部分142具有向其延伸的竖直分量,第二横向部分140和第二竖直部分142可以被定向为相对于彼此并且相对于第二侧壁126处于不同的角度。
任选地,第一引线132可以包括与第一竖直部分136形成有角度的相交并且横向延伸离开包封体主体118的第一侧壁124的第三横向部分144。同样,第二引线138可以包括与第二竖直部分142形成有角度的相交并且横向延伸离开包封体主体118的第二侧壁126的第四横向部分146。第三和第四横向部分144、146可以平行于或者接近平行于包封体主体118的下侧122。该引线配置产生所谓的“表面-安装”封装类型配置的一个示例。所谓的“表面安装封装”的其它可能示例是J和C类型引线配置。在另一个示例中,可以省略第三和第四横向部分144、146,并且任选地,第一和第二竖直部分136、142可以延伸超出包封体主体118的下侧122。该引线配置产生所谓的“穿通孔”封装类型配置。更一般地讲,半导体器件封装100可以具有任何弯曲引线配置。
第一引线132的第一横向部分134与第二引线138的第二横向部分140竖直偏移。这意味着第一横向部分134和包封体主体118的下侧122之间的距离148不同于第二横向部分140和包封体主体118的下侧122之间的距离150。从第一横向部分134的下表面与第一侧壁124相交的位置149测量第一横向部分134和包封体主体118的下侧122之间的距离148。从第二横向部分138的下表面与第二侧壁126相交的位置151测量第二横向部分140和包封体主体118的下侧122之间的距离150。
在所描绘的实施例中,引线116竖直偏移,使得与第二引线138的第二横向部分140与包封体主体118的下侧122的竖直间隔开的距离相比,第一引线132的第一横向部分134与包封体主体118的下侧122竖直间隔开的距离更远。
在所描绘的实施例中,第一横向部分134在封装的半导体器件100的上角处与第一侧壁124相交。换句话说,第一横向部分134被尽可能接近包封体主体118的上侧120地竖直间隔开。在第一横向部分134被定向为平行于包封体主体118的上侧120的情况下,这意味着第一横向部分134的上表面与包封体主体118的上侧120共平面。
根据实施例,第二横向部分140近似环绕第二侧壁126的中心与第二侧壁126相交。这意味着第二横向部分140的上表面与包封体主体118的上侧120竖直偏移的距离和第二横向部分140的下表面与包封体主体118的下侧122竖直偏移的距离大致相同。更一般地讲,第二横向部分140可以在与第一横向部分134和第一侧壁124之间的相交处竖直偏移的任何位置与第二侧壁126相交。
根据实施例,第一引线132的竖直位移大于第二引线138的竖直位移。这意味着,第一引线132的最上表面152和第一引线132的最下表面154之间的距离(在竖直方向(V)上测量的)大于第二引线138的最上表面156和第二引线138的最下表面158之间的距离(在竖直方向(V)上测量的)。在所描绘的实施例中,第一引线132的竖直位移可归因于第一引线132的第一竖直部分136的竖直延伸,并且第二引线138的竖直位移可归因于第二引线138的第二竖直部分142的竖直延伸。该竖直延伸的差创建了不同的竖直位移,因为引线116的其它部分不具有任何竖直分量。更一般地讲,可以对引线的任何部分的竖直位移进行裁剪,以使第一和第二引线136、138均至少延伸至包封体主体118的下侧122。
管芯焊盘包括第一和第二竖直边缘侧160、162,它们彼此相对并且在管芯附接表面128和外表面130之间延伸。第一竖直边缘侧160从包封体主体118的第一侧壁124被暴露。即,管芯焊盘114从包封体主体118内横向延伸到至少到达第一侧壁124。例如,第一竖直边缘侧160可以基本上与第一侧壁共平面。替代地,第一竖直边缘侧160可以延伸超出第一侧壁。管芯焊盘114的与第一竖直边缘侧160相对的第二竖直边缘侧162通过电绝缘包封体主体118的一部分与第二侧壁126绝缘。即,管芯焊盘114不从包封体主体118内横向延伸至到达第二侧壁126。
根据实施例,管芯附接表面128是沿单一平面从第二竖直边缘侧162完全延伸至包封体主体118的第一侧壁124的基本上平面的表面。于是,用于安装半导体管芯102的可用面积从管芯焊盘114的第二竖直边缘侧162完全延伸至包封体主体118的第一侧壁124。结果,与所谓的下陷配置相比,半导体器件封装100提供了提高的空间效率,所述下陷配置要求用于引线和引线接合连接的包封的管芯焊盘114的任一侧上的横向区域。实际上,如图中所示,半导体管芯102可以定位为非常接近第一侧壁124。半导体管芯102和第一侧壁124之间的距离仅受限于形成半导体管芯102和第一侧壁124之间的包封体材料所需的距离量,其为模制工艺的函数。
在所描绘的实施例中,管芯焊盘114的厚度沿着从第二竖直边缘侧162到第一竖直边缘侧160延伸的横向部分是基本上均匀的。即,通过基本上均匀厚度的一块导电材料来提供管芯焊盘114。这可以被看作“单规”设计。管芯焊盘114的厚度指的是在竖直方向(V)上测量的管芯附接表面128和外表面130之间的距离。在该实施例中,管芯焊盘114的外表面130从第二竖直边缘侧162完全延伸至包封体主体118的第一侧壁124。于是,与包封体材料提供在散热板和表面处的封装边缘之间(例如,为了粘附到散热板)的常规设计相比,该设计的可用冷却表面面积有利地被提高。
参照图2,图2从不同顶侧角度示出了参照图1所描述的半导体器件封装100的实施例。可以看出,半导体器件封装100包括设置在包封体主体118的上侧120处的整体形成的导电结构164。该整体形成的导电结构164提供了用于安装半导体管芯102的管芯焊盘114,如之前参照图1所示出并且描述的。另外,该整体形成的结构提供了延伸离开包封体主体118的第一侧壁124的多条同样形状的第一引线132。由于这些第一引线132中的每条第一引线是相同结构的部分,所以它们提供了封装的半导体器件100的单一封装端子(例如,漏极)。在该示例中,整体形成的导电结构164被配置为使得第一竖直边缘侧160延伸超出包封体主体118的第一侧壁124。半导体器件封装100另外包括延伸离开包封体主体118的第二侧壁126的多条同样形状的第二引线138。这些第二引线138中的每条第二引线与管芯焊盘114分离,并且它们彼此分离。即,这些引线中的每条引线的第一横向部分134延伸至包封体主体118中,由包封体材料包封,并且通过模制材料与其它引线部分以及与整体形成的导电结构164电绝缘。结果,第二引线138中的不同的第二引线可以通过使用接合线来提供不同的封装端子(例如,源极和漏极)。
参照图3,图3描绘了根据另一个实施例的半导体器件封装100。半导体器件封装100与参照图1所描述的半导体器件封装100等同,除了管芯焊盘114的配置之外。然而图1的实施例包括具有所谓的“单规”设计的管芯焊盘114,图3的实施例包括具有所谓的“双规”设计的管芯焊盘114。根据该设计,管芯焊盘114包括较厚的中心部分166和较薄的第一外部分168。中心部分166从第二竖直边缘侧162横向延伸至第一外部分168。第一外部分168从中心部分166横向延伸至第一竖直边缘侧160。中心部分166具有比第一外部分168更大的厚度。根据实施例,中心部分166具有比外部分168的均匀厚度更大的均匀厚度。外部分168的厚度可以基本上类似或等同于第一引线132的厚度。在该实施例中,在中心部分166处从包封体主体118暴露管芯焊盘114的外表面130,而包封体材料的区域提供在第一外部分168和包封体主体118的上侧120之间。
参照图4,图4描绘了根据实施例的在形成半导体器件封装100的方法中使用的引线框架200。引线框架200可以由导电材料形成。引线框架200的示例性材料包括诸如铜、铝、镍、铁、锌等的金属、以及它们的合金。引线框架200可以由一层金属片形成,并且本文所描绘并描述的特征可以使用诸如冲压和蚀刻的常规技术形成。引线框架200可以是包括多个等同配置的引线框架200的引线框架条带的部分,以使得可以并行形成多个半导体器件封装100。
引线框架200包括第一引线框架部分202。第一引线框架部分202包括先前所描述的管芯焊盘114。管芯焊盘114可以具有先前参照图1所描述的“单规配置”或者先前参照图3所描述的“双规”配置。另外,第一引线框架部分202包括第一组206引线116。通过第一引线框架部分202中的规则间隔的窗口来定义第一组206引线。第一组206引线在管芯焊盘114的第一竖直边缘侧160与管芯焊盘114直接连接。在该示例中,第一组206引线116和管芯焊盘114是整体形成的连续的结构的部分。第一组206引线延伸离开管芯焊盘114的第一侧。
引线框架200另外包括第二引线框架部分204。第二引线框架部分204包括第二组208引线。通过第二引线框架部分204中的规则间隔开的窗口定义第二组208引线。第二引线框架部分204另外包括横跨规则间隔开的窗口的挡板部分210。第二引线框架部分204被布置为与管芯焊盘114横向间隔开。即,间隙提供在管芯焊盘114和第二引线框架部分204的端部之间,以使得两个结构不互相接触。第二引线框架部分204被布置为使得第二组208引线延伸离开管芯焊盘114的第二竖直边缘侧162。即,第二引线框架部分204被布置为使得第二组208引线在与第一组206引线相反的方向上延伸离开管芯焊盘114。
参照图5,半导体管芯102安装在引线框架200的管芯焊盘114上。利用背离管芯焊盘114的栅极和源极端子110、112安装半导体管芯102。另外,漏极端子108面向并电连接到管芯焊盘114。这可以使用诸如扩散焊料、胶接合等的导电粘合技术来完成。
参照图6,半导体管芯102电连接到第二组208引线。更具体地讲,第一组210接合线将半导体管芯102的源极端子110电连接到第二组208引线中的多条引线。第二接合线212将半导体管芯102的栅极端子112电连接到第二组208引线中的与其它引线隔离的引线之一。可以根据已知的技术形成并附接第一和第一组210、212的接合线。
参照图7,从图6中所标识的截面A-A’示出了引线框架200。引线框架200已经被定位为使得第二引线框架部分204与第一引线框架部分202竖直偏移。该竖直偏移可以对应于第一引线132的第一横向部分134和第二引线138的第二横向部分140之间的竖直偏移距离,如之前所描述的。在以下立即讨论的工艺中的在半导体管芯102的包封之前的任何时间提供竖直偏移。
参照图8,执行包封工艺。根据该技术,在第一引线框架部分202上形成电绝缘包封体材料214,以包封半导体管芯102和接合线。电绝缘包封体材料214形成为具有如前所述的包封体主体118的几何形状。这可以根据宽范围的各种已知技术(包括注射或者传递模制技术)中的任何技术来完成。包封体材料214可以包括宽范围的各种电绝缘材料,仅举几个例子,例如,陶瓷、环氧树脂材料以及热固性塑料。执行包封工艺,以使包封体材料214覆盖至少延伸至管芯焊盘114的第一边缘侧的第一引线框架部分202的部分。此外,执行包封工艺,以使包封体材料214覆盖第二引线框架部分204的一部分。以此方式,第二组208引线的端部被包封体材料214包封,并且粘附至包封体材料214。
参照图9,执行修剪工艺。具体地讲,切割横跨规则间隔开的窗口的挡板部分210。在执行了该挡板修剪之后,可以执行引线修剪工艺,由此沿图9中示出的第一和第二切割线216、218切割第一和第二引线框架部分202、204。结果,所述器件包括延伸离开包封体主体118的任一侧的清晰定义的引线。此外,连接到半导体管芯102的栅极端子的引线与其它引线隔离。
在执行了以上所描述的引线修剪工艺之后,可以执行引线弯曲工艺。可以执行该引线弯曲工艺以使得第一组206引线具有如前所描述的第一引线132的配置。另外,也可以执行该引线弯曲工艺以使得第二组208引线可以具有如前所描述的第二引线138的配置。
半导体器件封装的实施例包括具有管芯附接表面和与管芯附接表面相对的外表面的导电管芯焊盘。半导体管芯安装在管芯附接表面上。包封体材料包封半导体管芯,并且在包封体材料的上侧暴露管芯焊盘的外表面。第一引线直接接触管芯焊盘,延伸离开包封体材料的第一侧壁,并且朝包封体材料的与上侧相对的下侧弯曲。第二引线电连接到半导体管芯的端子,延伸离开包封体材料的与第一侧壁相对的第二侧壁,并且朝包封体材料的下侧弯曲。第一引线的与第一侧壁相交的第一横向部分与第二引线的与第二侧壁相交的第二横向部分竖直偏移。
根据可以与任何其它实施例组合的实施例,第一引线还包括形成与第一横向部分相交的弯曲并且朝封装的下侧竖直延伸的第一竖直部分,其中,第二引线还包括形成与第二横向部分相交的弯曲并且朝封装的下侧竖直延伸的第二竖直部分,其中,第一竖直部分的竖直延伸部大于第二竖直部分的竖直延伸部。
根据可以与任何其它实施例组合的实施例,第一横向部分在封装的器件的上角与第一侧壁相交,以使得第一横向部分中的第一引线的上表面与包封体材料的上侧共平面,并且其中,第二横向部分与第二侧壁相交,以使得第二横向部分中的第二引线的上表面与包封体材料的上侧竖直偏移。
根据可以与任何其它实施例组合的实施例,管芯焊盘包括彼此相对并且在管芯附接表面和外表面之间延伸的第一和第二竖直边缘侧,并且其中,第一竖直边缘侧从包封体材料的第一侧壁被暴露。根据半导体器件封装的任何实施例,第二竖直边缘侧通过包封体材料的一部分与第二侧壁绝缘,并且其中,管芯附接表面沿单一平面从第二竖直边缘侧完全延伸至包封体材料的第一侧壁。根据半导体器件封装的实施例,第一引线的第一横向部分和管芯焊盘整体地形成在一起。
根据可以与任何其它实施例组合的实施例,管芯焊盘的厚度沿从第二竖直边缘侧到第一侧壁延伸的横向部分是基本上均匀的。
根据可以与任何其它实施例组合的实施例,管芯焊盘包括中心部分和从中心部分横向延伸至包封体材料第一侧壁的第一外部分,其中,管芯焊盘在中心部分中的厚度大于在第一外部分中的厚度。
根据可以与任何其它实施例组合的实施例,半导体管芯包括直接面向管芯焊盘并且电连接到管芯焊盘的第一端子以及设置在半导体管芯的与第一端子相对的相对侧上的第二端子,并且其中,第二引线的第二横向部分通过导电线而电连接到半导体管芯的第二端子。
半导体器件封装的实施例包括半导体管芯。包封体材料包封半导体管芯。整体形成的导电结构提供了用于半导体器件封装的管芯焊盘和第一引线。第二引线部分地被包封体材料包封,并且与管芯焊盘分离。半导体管芯包括面向管芯焊盘并且电连接到管芯焊盘的第一端子和背离管芯焊盘并电连接到第二引线的第二端子。第一和第二引线在彼此竖直偏移的位置处分别与包封体材料的第一和第二面向相对方向的侧壁相交。
根据可以与任何其它实施例组合的实施例,第一引线的竖直位移大于第二引线的竖直位移。
根据可以与任何其它实施例组合的实施例,整体形成的导电结构包括基本上均匀厚度部分,该部分提供了管芯焊盘和第一引线的与第一侧壁相交并且延伸离开第一侧壁的第一横向部分。
根据可以与任何其它实施例组合的实施例,基本上均匀厚度部分的外表面从包封体材料被暴露,并且与包封体材料的上侧共平面。
根据可以与任何其它实施例组合的实施例,整体形成的导电结构包括较厚的中心部分和较薄的第一外部分,其中,较厚的中心部分的外表面从包封体材料被暴露并且与包封体材料的上侧共平面,并且其中,较薄的第一外部分延伸至第一侧壁。
根据可以与任何其它实施例组合的实施例,第二引线通过导电接合线电连接到第二端子。
一种形成半导体器件封装的方法的实施例包括提供具有管芯附接表面和与管芯附接表面相对的外表面的导电管芯焊盘。半导体管芯安装在管芯附接表面上。形成包封体材料,包封体材料包封半导体管芯,并且在包封体材料的上侧暴露管芯焊盘的外表面。提供第一引线,第一引线直接接触管芯焊盘,延伸离开包封体材料的第一侧壁,并且朝包封体材料的与上侧相对的下侧弯曲。提供第二引线,第二引线电连接到半导体管芯的端子,延伸离开包封体材料的与第一侧壁相对的第二侧壁,并且朝包封体材料的下侧弯曲。
根据可以与任何其它实施例组合的实施例,形成半导体器件封装包括提供包括第一引线框架部分和第二引线框架部分的单一引线框架,第一引线框架部分包括管芯焊盘和连接到并延伸离开管芯焊盘的第一侧的第一组引线,第二引线框架部分包括第二组引线;以及将第二引线框架部分布置为与管芯焊盘横向间隔开,以使第二组引线延伸离开管芯焊盘的与第一侧相对的第二侧;其中,从第一组引线提供第一引线,并且其中,从第二组引线提供第二引线。
根据可以与任何其它实施例组合的实施例,在包封体材料的形成期间第二引线框架部分与第一引线框架部分竖直偏移。
根据可以与任何其它实施例组合的实施例,在将半导体管芯安装到管芯附接表面之后,所述方法还包括提供将半导体管芯的端子电连接到第二引线的导电接合线;以及在引线框架上形成包封体材料,以使包封体材料包封接合线,并且延伸至管芯焊盘的第一侧和第二组引线。
根据可以与任何其它实施例组合的实施例,在形成电绝缘包封体材料之后,所述方法还包括弯曲第一引线,以使第一引线包括形成与第一横向部分相交的弯曲、并且朝封装的下侧延伸的第一竖直部分;以及弯曲第二引线,以使第二引线包括形成与第二横向部分相交的弯曲、并且朝封装的下侧延伸的第二竖直部分,并且其中,第一竖直部分的竖直延伸部大于第二竖直部分的竖直延伸部。
术语“基本上”包括绝对符合要求以及由于制造工艺变化、装配、以及可能导致与理想情况有偏差的其它因素而与绝对符合要求有细微偏差。只要偏差处于工艺容限内以便实现实际的符合,并且本文所描述的部件能够根据应用要求运转,则术语“基本上”包括任何这些偏差。
在本说明书的上下文中,术语“散热片”或者“散热板”或者“散热器”是可交换的,并且每者指的是被配置为从热源(例如,有源半导体管芯)吸走热量的导热元件。
空间相对术语(例如,“之下”、“下方”、“下部”、“之上”、“上方”、“上部”等)用于方便描述以对一个元件相对于第二元件的定位进行解释。这些术语旨在包括除了与图中所描绘的取向不同的取向之外的器件的不同取向。另外,诸如“第一”、“第二”等术语也用于描述各种元件、区域、部分等,而且也不旨在进行限制。在整个描述中,类似的术语指代类似的元件。
如此处所使用的,术语“具有”、“含有”、“包括”、“包含”等是指示所陈述的元件或者特征的存在的开放式术语,然而并不排除更多的元件或者特征。冠词“一”和“所述”旨在包括复数以及单数,除非上下文另行明确指出。
应该意识到,可以将本文所描述的各种实施例的特征相互组合,除非特别另行说明。
尽管本文已经例示并描述了具体的实施例,然而本领域普通技术人员将会意识到,在不脱离本发明的范围的情况下,各种替代和/或等价的实施方式可以取代所示出并描述的具体实施例。本申请旨在覆盖本文所讨论的具体实施例的任何调整或者改变。因此,旨在仅由权利要求及其等同物来限制本发明。

Claims (20)

1.一种半导体器件封装,包括:
管芯焊盘,其包括管芯附接表面和与所述管芯附接表面相对的外表面;
半导体管芯,其安装在所述管芯附接表面上;
包封体材料,其包封所述半导体管芯,并且在所述包封体材料的上侧暴露所述管芯焊盘的所述外表面;
第一引线,其直接接触所述管芯焊盘,延伸离开所述包封体材料的第一侧壁,并且朝所述包封体材料的与所述上侧相对的下侧弯曲;以及
第二引线,其电连接到所述半导体管芯的端子,延伸离开所述包封体材料的与所述第一侧壁相对的第二侧壁,并且朝所述包封体材料的所述下侧弯曲;
其中,所述第一引线的与所述第一侧壁相交的第一横向部分与所述第二引线的与所述第二侧壁相交的第二横向部分竖直偏移。
2.根据权利要求1所述的半导体器件封装,其中,所述第一引线还包括形成与所述第一横向部分相交的弯曲并且朝所述封装的所述下侧竖直延伸的第一竖直部分,其中,所述第二引线还包括形成与所述第二横向部分相交的弯曲并且朝所述封装的所述下侧竖直延伸的第二竖直部分,并且其中,所述第一竖直部分的竖直延伸部大于所述第二竖直部分的竖直延伸部。
3.根据权利要求2所述的半导体器件封装,其中,所述第一横向部分在所述封装器件的上角与所述第一侧壁相交,以使得所述第一引线在所述第一横向部分中的上表面与所述包封体材料的所述上侧共平面,并且其中,所述第二横向部分与所述第二侧壁相交,以使得所述第二引线在所述第二横向部分中的上表面与所述包封体材料的所述上侧竖直偏移。
4.根据权利要求1所述的半导体器件封装,其中,所述管芯焊盘包括彼此相对并且在所述管芯附接表面和所述外表面之间延伸的第一竖直边缘侧和第二竖直边缘侧,并且其中,从所述包封体材料的所述第一侧壁暴露所述第一竖直边缘侧。
5.根据权利要求4所述的半导体器件封装,其中,所述第二竖直边缘侧通过所述包封体材料的部分与所述第二侧壁绝缘,并且其中,所述管芯附接表面沿单一平面从所述第二竖直边缘侧完全延伸至所述包封体材料的所述第一侧壁。
6.根据权利要求5所述的半导体器件封装,其中,所述第一引线的所述第一横向部分和所述管芯焊盘整体地形成在一起。
7.根据权利要求5所述的半导体器件封装,其中,所述管芯焊盘的厚度沿从所述第二竖直边缘侧到所述第一侧壁延伸的横向部分是基本上均匀的。
8.根据权利要求5所述的半导体器件封装,其中,所述管芯焊盘包括中心部分和从所述中心部分横向延伸至所述包封体材料的所述第一侧壁的第一外部分,其中,所述管芯焊盘在所述中心部分中的厚度大于所述管芯焊盘在所述第一外部分中的厚度。
9.根据权利要求1所述的半导体器件封装,其中,所述半导体管芯包括直接面向所述管芯焊盘并且电连接到所述管芯焊盘的第一端子以及设置在所述半导体管芯的与所述第一端子相对的一侧上的第二端子,并且其中,所述第二引线的所述第二横向部分是通过导电线电连接到所述半导体管芯的所述第二端子的包封体材料。
10.一种半导体器件封装,包括:
半导体管芯;
包封体材料,其包封所述半导体管芯;
整体形成的导电结构,其提供了用于所述半导体器件封装的管芯焊盘和第一引线;
第二引线,其由所述包封体材料部分包封,并且与所述管芯焊盘分离。
其中,所述半导体管芯包括面向所述管芯焊盘并且电连接到所述管芯焊盘的第一端子和背离所述第一端子并且电连接到所述第二引线的第二端子,其中,所述第一引线和所述第二引线在彼此竖直偏移的位置处分别与所述包封体材料的面对相对方向的第一侧壁和第二侧壁相交。
11.根据权利要求10所述的半导体器件封装,其中,所述第一引线的竖直偏移大于所述第二引线的竖直偏移。
12.根据权利要求10所述的半导体器件封装,其中,所述整体形成的导电结构包括基本上均匀厚度部分,所述基本上均匀厚度部分提供了所述管芯焊盘和所述第一引线的与所述第一侧壁相交并且延伸离开所述第一侧壁的第一横向部分。
13.根据权利要求12所述的半导体器件封装,其中,所述基本上均匀厚度部分的外表面从所述包封体材料被暴露,并且与所述包封体材料的所述上侧共平面。
14.根据权利要求10所述的半导体器件封装,其中,所述整体形成的导电结构包括较厚的中心部分和较薄的第一外部分,其中,所述较厚的中心部分的外表面从所述包封体材料被暴露并且与所述包封体材料的所述上侧共平面,并且其中,所述较薄的第一外部分延伸至所述第一侧壁。
15.根据权利要求14所述的半导体器件封装,其中,所述第二引线通过导电接合线电连接到所述第二端子。
16.一种形成半导体器件封装的方法,所述方法包括:
提供包括管芯附接表面和与所述管芯附接表面相对的外表面的导电管芯焊盘;
将半导体管芯安装在所述管芯附接表面上;
形成包封体材料,所述包封体材料包封所述半导体管芯,并且在所述包封体材料的上侧暴露所述管芯焊盘的所述外表面;
提供第一引线,所述第一引线直接接触所述管芯焊盘,延伸离开所述包封体材料的第一侧壁,并且朝所述包封体材料的与所述上侧相对的下侧弯曲;以及
提供第二引线,所述第二引线电连接到所述半导体管芯的端子,延伸离开所述包封体材料的与所述第一侧壁相对的第二侧壁,并且朝所述包封体材料的所述下侧弯曲。
其中,所述第一引线包括与所述第一侧壁相交的第一横向部分,
其中,所述第二引线包括与所述第二侧壁相交的第二横向部分,并且
其中,提供所述第一引线和所述第二引线,以使得所述第一横向部分和所述第二横向部分彼此竖直偏移。
17.根据权利要求16所述的方法,其中,形成所述半导体器件封装包括:
提供包括第一引线框架部分和第二引线框架部分的单一引线框架,所述第一引线框架部分包括所述管芯焊盘和连接到所述管芯焊盘的第一侧并且延伸离开所述管芯焊盘的所述第一侧的第一组引线,所述第二引线框架部分包括第二组引线,
将所述第二引线框架部分布置为与所述管芯焊盘横向间隔开,以使得所述第二组引线延伸离开所述管芯焊盘的与所述第一侧相对的第二侧;
其中,从所述第一组引线提供所述第一引线,并且
其中,从所述第二组引线提供所述第二引线。
18.根据权利要求17所述的方法,其中,在所述包封体材料的形成期间,所述第二引线框架部分与第一引线框架部分竖直偏移。
19.根据权利要求17所述的方法,还包括,在将所述半导体管芯安装到所述管芯附接表面之后:
电气地提供导电接合线,所述导电接合线将所述半导体管芯的所述端子电连接到所述第二引线;以及
在引线框架上形成所述包封体材料,以使得所述包封体材料包封所述接合线,并且延伸至所述管芯焊盘的所述第一侧和所述第二组引线。
20.根据权利要求19所述的方法,还包括,在形成所述电绝缘包封体材料之后:
弯曲所述第一引线,以使得所述第一引线包括形成与所述第一横向部分相交的弯曲、并且朝所述封装的所述下侧延伸的第一竖直部分;以及
弯曲所述第二引线,以使得所述第二引线包括形成与所述第二横向部分相交的弯曲、并且朝所述封装的所述下侧延伸的第二竖直部分,并且
其中,所述第一竖直部分的竖直延伸部大于所述第二竖直部分的竖直延伸部。
CN201910413456.3A 2018-05-18 2019-05-17 具有单片暴露的散热板和引线的引线接合封装 Pending CN110504235A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/983,621 US10840164B2 (en) 2018-05-18 2018-05-18 Wire bonded package with single piece exposed heat slug and leads
US15/983,621 2018-05-18

Publications (1)

Publication Number Publication Date
CN110504235A true CN110504235A (zh) 2019-11-26

Family

ID=68419797

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910413456.3A Pending CN110504235A (zh) 2018-05-18 2019-05-17 具有单片暴露的散热板和引线的引线接合封装

Country Status (3)

Country Link
US (1) US10840164B2 (zh)
CN (1) CN110504235A (zh)
DE (1) DE102019112621A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600547B2 (en) 2019-12-02 2023-03-07 Infineon Technologies Austria Ag Semiconductor package with expanded heat spreader
US20210335689A1 (en) * 2020-04-24 2021-10-28 Vitesco Technologies USA, LLC Semiconductor power device with press-fit mounting
DE102020130612A1 (de) * 2020-11-19 2022-05-19 Infineon Technologies Ag Package mit einem elektrisch isolierenden Träger und mindestens einer Stufe auf dem Verkapselungsmittel
US11664334B2 (en) * 2021-03-12 2023-05-30 Infineon Technologies Austria Ag Semiconductor package with temporary ESD protection element
WO2023100681A1 (ja) * 2021-12-01 2023-06-08 ローム株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6307755B1 (en) * 1999-05-27 2001-10-23 Richard K. Williams Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die
US6891256B2 (en) 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US20040080028A1 (en) * 2002-09-05 2004-04-29 Kabushiki Kaisha Toshiba Semiconductor device with semiconductor chip mounted in package
JP4628687B2 (ja) * 2004-03-09 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
US7786555B2 (en) 2005-10-20 2010-08-31 Diodes, Incorporated Semiconductor devices with multiple heat sinks
DE102006021959B4 (de) * 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
US7808087B2 (en) 2006-06-01 2010-10-05 Broadcom Corporation Leadframe IC packages having top and bottom integrated heat spreaders
US20100193920A1 (en) 2009-01-30 2010-08-05 Infineon Technologies Ag Semiconductor device, leadframe and method of encapsulating
US8987879B2 (en) * 2011-07-06 2015-03-24 Infineon Technologies Ag Semiconductor device including a contact clip having protrusions and manufacturing thereof
US9082868B2 (en) * 2013-03-13 2015-07-14 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9589929B2 (en) * 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package

Also Published As

Publication number Publication date
US20190355643A1 (en) 2019-11-21
DE102019112621A1 (de) 2019-11-21
US10840164B2 (en) 2020-11-17

Similar Documents

Publication Publication Date Title
CN110504235A (zh) 具有单片暴露的散热板和引线的引线接合封装
US7242076B2 (en) Packaged integrated circuit with MLP leadframe and method of making same
US7042068B2 (en) Leadframe and semiconductor package made using the leadframe
US6630726B1 (en) Power semiconductor package with strap
US8154109B2 (en) Leadframe having delamination resistant die pad
CN101103460A (zh) 引线框架、半导体封装及其制造方法
KR102402841B1 (ko) 리드 프레임, 반도체 장치, 및 리드 프레임의 제조 방법
CN104821302A (zh) 半导体装置
US8609468B2 (en) Semiconductor device and method of manufacturing the same
JPH09260550A (ja) 半導体装置
TWI764526B (zh) 半導體封裝結構
KR101706825B1 (ko) 반도체 패키지
CN110783301A (zh) 具有电隔离信号引线的引线上芯片半导体器件封装
EP3451378A1 (en) Packaged semiconductor device and method for forming
US9373566B2 (en) High power electronic component with multiple leadframes
WO2013172139A1 (ja) 半導体デバイス
CN110634812A (zh) 具有夹互连和双侧冷却的半导体器件封装
US7821141B2 (en) Semiconductor device
JP2013239659A (ja) 半導体デバイス
US11908771B2 (en) Power semiconductor device with dual heat dissipation structures
US11069600B2 (en) Semiconductor package with space efficient lead and die pad design
US20230307328A1 (en) Pre-molded lead frames for semiconductor packages
JP7147173B2 (ja) 半導体装置
KR102283390B1 (ko) 멀티칩용 반도체 패키지 및 그 제조방법
KR101824725B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination