CN110431750A - 符号映射装置 - Google Patents

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Abstract

符号映射装置(1)具备：发送数据处理部(11)，其受理长度相同的2个发送数据，在长度为第1长度的情况下直接作为2个输出数据，在长度比第1长度短的情况下，对2个发送数据附加伪数据而生成第1长度的2个输出数据；奇偶校验附加部(12)，其根据2个输出数据生成对发送数据附加奇偶校验数据而成的第2长度的2个带奇偶校验的发送数据；打乱部(13)，其从由奇偶校验附加部(12)生成的2个带奇偶校验的发送数据分别提取作为映射对象数据的2个调制用数据；以及映射处理部(14)，其将2个调制用数据映射到2个时隙的信号点。

Description

符号映射装置
技术领域
本发明涉及能够应用于光通信系统的符号映射装置。
背景技术
在光通信系统中为了实现与系统条件相应的最优的调制方式，除了以往的偏振复用QAM(Quadrature Amplitude Modulation)以外，还提出能够以更细的粒度选择频率利用效率的多维调制。在以往的偏振复用QAM中，将发送数据独立地映射到各个偏振的二维空间的信号点。与之相对，在多维调制中，将发送数据映射到由2偏振和多个时隙(TS：TimeSlot)构成的四维以上的空间的信号点。因此，在多维调制中，能够扩大信号点之间的欧几里德距离，提高噪声耐力。而且，在多维调制中，通过抑制每个TS的信号的功率变动或提高偏振状态的随机性，还能够提高非线性耐力(参照非专利文献1)。此外，在跨越n个TS的映射中对4n维空间的信号点进行映射。
在多维调制的符号映射中，一般对发送数据附加奇偶校验数据，将其重新排列而作为调制用数据，对QAM的信号点或2值振幅8值相位调制(2A8PSK：2-ary Amplitude 8-aryPhase Shift Keying)的信号点进行映射。另外，从发送数据向调制用数据的变换是使用查询表(LUT：Look Up Table)等电路进行的，或使用仅与特定的多维调制方式对应的专用的符号映射电路进行的(参照专利文献1)。
现有技术文献
专利文献
专利文献1：欧州专利申请公开第2506458号说明书
非专利文献
非专利文献1：K.Kojima,et al.,“Constant Modulus 4D OptimizedConstellation Alternative for DP-8QAM”,Proc.ECOC,P.3.25(2014).
发明内容
发明要解决的课题
在使用LUT将发送数据变换成调制用数据的电路结构的情况下，通过将LUT设为能够改写，能够用1个ASIC(Application Specific Integrated Circuit)实现频率利用效率分别不同的多个多维调制。但是，在将LUT设为能够改写的结构的情况下，存在电路规模变大这样的问题。
例如，考虑使用LUT将发送数据变换成调制用数据的电路从2比特、3比特、5比特、6比特以及7比特的发送数据中将任意的发送数据设为能够多维调制的情况。在该情况下，存在LUT的输入输出跨越2个TS的情况和不跨越2个TS的情况。LUT的输入输出跨越2个TS的情况是指，将2TS量的发送数据一起输入到LUT，输出附加奇偶校验数据而成的2TS量的发送数据的情况，相当于发送数据的长度为2比特或3比特的情况。LUT的输入输出不跨越2个TS的情况是指，将1TS量的发送数据输入到LUT，输出附加奇偶校验数据而成的1TS量的发送数据的情况，相当于发送数据的长度为5比特以上的情况。由于存在LUT的输入输出跨越2个TS的情况和不跨越2个TS的情况，因此，为了应对各个情况而需要2种LUT。具体而言，在输入输出跨越2个TS的情况下，每隔2TS需要1个6比特输入8比特输出的LUT，在输入输出不跨越2TS的情况下，2TS分别需要各1个7比特输入8比特输出的LUT。即，合计需要3个LUT，电路规模变大。
此外，在向各个LUT输入的发送数据的比特宽度小于各个LUT的输入比特宽度的情况下，向各个LUT输入伪数据和发送数据。例如，每隔2TS对6比特输入8比特输出的LUT输入2比特的发送数据的情况下，将2TS量的合计4比特的发送数据和2比特的伪数据输入到LUT，LUT根据4比特的发送数据生成4比特的奇偶校验数据。
本发明正是鉴于上述课题而完成的，其目的在于，得到一种能够实现频率利用效率不同的多个多维调制并且抑制电路规模的符号映射装置。
用于解决课题的手段
为了解决上述的课题并达到目的，本发明的符号映射装置具备：发送数据处理部，其受理长度相同的2个发送数据，在长度为第1长度的情况下直接作为2个输出数据，在长度比第1长度短的情况下，对2个发送数据附加伪数据而生成第1长度的2个输出数据；以及奇偶校验附加部，其根据2个输出数据生成对发送数据附加奇偶校验数据而成的第2长度的2个带奇偶校验的发送数据。另外，符号映射装置具备：调制用数据提取部，其从由奇偶校验附加部生成的2个带奇偶校验的发送数据分别提取作为映射对象数据的2个调制用数据；以及映射处理部，其将2个调制用数据映射到2个时隙的信号点。
发明效果
根据本发明，起到如下效果：可得到能够实现频率利用效率不同的多个多维调制并且抑制电路规模的符号映射装置。
附图说明
图1是示出通过查询表实现频率利用效率不同的多个多维调制的情况下的规格的例子的图。
图2是示出实施方式1的符号映射装置的结构例的图。
图3是示出实施方式1的第1奇偶校验生成部的结构例的图。
图4是示出实施方式1的第2奇偶校验生成部的结构例的图。
图5是示出实施方式1的向发送数据处理部输入输出的输入信号和输出信号的定义的图。
图6是示出实施方式1的发送数据处理部执行的发送数据长度调整处理的一例的图。
图7是示出实施方式1的向打乱(shuffle)部输入输出的输入信号和输出信号的定义的图。
图8是示出实施方式1的打乱部执行的打乱处理的一例的图。
图9是示出实施方式1的映射部处理的4比特的调制用数据与信号点的关系的例子的图。
图10是示出实施方式1的映射部处理的8比特的调制用数据与信号点的关系的例子的图。
图11是示出实施方式1的映射部处理的8比特的调制用数据与信号点的关系的其他例子的图。
图12是示出实施方式2的符号映射装置的结构例的图。
图13是示出实施方式2的第1奇偶校验生成部的结构例的图。
图14是示出实施方式2的第2奇偶校验生成部的结构例的图。
图15是示出实施方式2的向打乱部输入输出的输入信号和输出信号的定义的图。
图16是示出实施方式2的打乱部执行的打乱处理的一例的图。
图17是示出由专用硬件实现实施方式1、2的符号映射装置的各部的情况下的硬件的结构例的图。
图18是示出由控制电路实现实施方式1、2的符号映射装置的各部的情况下的硬件的结构例的图。
具体实施方式
下面，根据附图，对本发明的实施方式的符号映射装置进行详细说明。此外，本发明不限于本实施方式。
在后述的各个实施方式中，对符号映射装置构成为能够按照每1时隙(以下，称作TS)发送2比特、3比特、5比特、6比特以及7比特的发送数据中的任意发送数据的情况的例子进行说明。
图1是示出通过查询表(以下，LUT)实现频率利用效率即每1TS的发送数据的比特数不同的多个多维调制的情况下的LUT的规格的例子的图。“1时隙的发送数据的比特数”表示每1TS的发送数据的比特数。“LUT输入比特数”表示对1个LUT输入的发送数据的比特数。例如，在“1时隙的发送数据的比特数”是2比特的情况下，对1个LUT输入2TS量的4比特的发送数据。在“1时隙的发送数据的比特数”是5比特的情况下，对1个LUT输入1TS量的5比特的发送数据。
在图1所示的例子的情况下，在按照每1TS发送2比特或3比特的数据的多维调制中，对在时间轴上连续的2个TS即8维空间映射调制用数据，在按照每1TS发送5比特、6比特或7比特的数据的多维调制中，对1TS即4维空间映射调制用数据。
在按照每1TS发送2比特或3比特的数据的多维调制中，对于能够按照每1TS映射4比特的数据的偏振复用4值相位调制的信号点映射调制用数据。因此，在按照每1TS发送2比特的数据的情况下，按照每1TS需要2比特的奇偶校验数据，在按照每1TS发送3比特的数据的情况下，按照每1TS需要1比特的奇偶校验数据。
另外，在按照每1TS发送5比特、6比特或7比特的数据的多维调制中，设对于能够按照每1TS映射8比特的数据的2A8PSK的信号点映射调制用数据。因此，在按照每1TS发送5比特的数据的情况下，按照每1TS需要3比特的奇偶校验数据，在按照每1TS发送6比特的数据的情况下，按照每1TS需要2比特的奇偶校验数据，在按照每1TS发送7比特的数据的情况下，按照每1TS需要1比特的奇偶校验数据。
实施方式1
图2是示出本发明的实施方式1的符号映射装置的结构例的图。实施方式1的符号映射装置1具备发送数据处理部11、奇偶校验生成部12A、12B、打乱部13以及映射部14A、14B。奇偶校验生成部12A、12B构成奇偶校验附加部12，映射部14A、14B构成映射处理部14。此外，在以下的说明中，当区分在时间轴上连续的2个TS的情况下，称作第1TS、第2TS。
图2所示的符号映射装置1对在作为第1TS的“时隙0”和作为第2TS的“时隙1”中发送的数据附加奇偶校验数据，映射到与在各个TS中发送的数据的比特数对应的调制方式的信号点。
使用第1TS、第2TS发送的2个即双系统的发送数据被输入到符号映射装置1的发送数据处理部11。具体而言，如图2所示，与“时隙0”对应的发送数据b0、…、b6以及与“时隙1”对应的发送数据b0、…、b6被输入到发送数据处理部11。此外，各个系统的发送数据的长度即比特数对应于按照每1TS发送的比特数。即，在按照每1TS发送的比特数是2比特的情况下，按照每个单系统2比特的合计4比特的发送数据被输入到发送数据处理部11。
发送数据处理部11针对输入的双系统的发送数据执行后述的发送数据长度调整处理，生成长度为第1长度的双系统的输出数据。发送数据处理部11生成的双系统的输出数据分别成为向奇偶校验生成部12A、12B输入的输入数据。第1长度为7比特长。详细情况容后再述，但有时发送数据处理部11输出的双系统的7it的输出数据包含用于将长度调整为7比特的伪数据。
图3是示出实施方式1的符号映射装置1的第1奇偶校验生成部即奇偶校验生成部12A的结构例的图。如图3所示，奇偶校验生成部12A具备比特提取部21A、22A和生成奇偶校验数据的查询表电路(LUT)23A。奇偶校验生成部12A根据从发送数据处理部11输入的7比特的数据b00、…、b06生成对发送数据附加奇偶校验数据而成的第2长度即8比特的带奇偶校验的发送数据B00、…、B07。
奇偶校验生成部12A的第1比特提取部即比特提取部21A提取从发送数据处理部11输入的7比特的数据中的上位5比特的b00、…、b04作为B00、…、B04而输出到打乱部13。即，比特提取部21A是从发送数据处理部11的输出数据提取比输出数据的比特数少的第1比特数的数据而作为带奇偶校验的发送数据的一部分数据输出的第1比特提取部。比特提取部21A输出的5比特的数据是发送数据处理部11的输出数据中包含的一部分或全部发送数据。
奇偶校验生成部12A的第2比特提取部即比特提取部22A从发送数据处理部11输入的7比特的数据提取6比特而输出到LUT23A。即，比特提取部22A是从发送数据处理部11的输出数据提取比输出数据的比特数少的第2比特数的数据的第2比特提取部。关于比特提取部22A提取7比特的数据中包含的哪6比特，按照以1TS发送的数据的比特数而预先决定。关于在以1TS发送的数据的比特数为几的情况下比特提取部22A提取哪6比特，将另行说明。
奇偶校验生成部12A的LUT23A根据从比特提取部22A输入的6比特的数据生成最大3比特的奇偶校验数据。LUT23A生成的奇偶校验数据的比特数按照每1TS的发送数据的比特数而不同。详细情况将另行说明，但LUT23A在每1TS的发送数据为2比特的情况下生成2比特的奇偶校验数据，在每1TS的发送数据为3比特的情况下生成1比特的奇偶校验数据。另外，在每1TS的发送数据为5比特的情况下，LUT23A生成3比特的奇偶校验数据，在每1TS的发送数据为6比特的情况下，LUT23A生成2比特的奇偶校验数据，在每1TS的发送数据为7比特的情况下，LUT23A生成1比特的奇偶校验数据。在生成的奇偶校验数据为2比特以下的情况下，LUT23A输出的3比特的数据中的奇偶校验数据以外的剩余比特为发送数据或伪数据。LUT23A生成并输出的3比特的数据是奇偶校验生成部12A生成的合计8比特带奇偶校验的发送数据中的、上述比特提取部21A输出的5比特的带奇偶校验的发送数据以外的剩余3比特的带奇偶校验的发送数据。奇偶校验数据可以用任意的方法生成。作为一例，在生成3比特的奇偶校验数据的情况下，LUT23A将输入的6比特每2比特地分为3组，求出关于各组的2比特的异或来生成奇偶校验数据。在示出具体例时，LUT23A求出从输入的6比特的上位起第1比特与第2比特的异或、从上位起第3比特与第4比特的异或、以及从上位起第5比特与第6比特的异或作为3比特的奇偶校验数据。在该情况下，LUT23A将生成的3比特的奇校验数据作为B05、B06、B07输出。关于LUT23A生成2比特的奇偶校验数据的情况下和LUT23A生成1比特的奇偶校验数据的情况下的LUT23A的动作，将另行说明。LUT23A能够从符号映射装置1的外部改写其结构即要执行的处理的内容。
图4是示出实施方式1的符号映射装置1的第2奇偶校验生成部即奇偶校验生成部12B的结构例的图。如图4所示，奇偶校验生成部12B具备比特提取部21B、22B和生成奇偶校验数据的查询表电路(LUT)23B，根据从发送数据处理部11输入的7比特的数据b10、…、b16生成对发送数据附加奇偶校验数据而成的8比特的带奇偶校验的发送数据B10、…、B17。
奇偶校验生成部12B的第1比特提取部即比特提取部21B提取从发送数据处理部11输入的7比特的数据中的上位5比特的b10、…、b14作为B10、…、B14而输出到打乱部13。
奇偶校验生成部12B的第2比特提取部即比特提取部22B从发送数据处理部11输入的7比特提取6比特而输出到LUT23B。比特提取部22B的动作与上述的比特提取部22A的动作相同。
奇偶校验生成部12B的LUT23B根据从比特提取部22B输入的6比特的数据生成最大3比特的奇偶校验数据。LUT23B生成的奇偶校验数据的比特数按照每1TS的发送数据的比特数分别不同。LUT23B的动作与上述的LUT23A的动作相同。LUT23B能够从符号映射装置1的外部改写其结构即要执行的处理的内容。
符号映射装置1的打乱部13是调制用数据提取部，对从奇偶校验生成部12A输出的带奇偶校验的发送数据和从奇偶校验生成部12B输出的带奇偶校验的发送数据执行后述的打乱处理，提取输入到映射部14A的调制用数据和输入到映射部14B的调制用数据。
符号映射装置1的作为第1映射部的映射部14A和作为第2映射部的映射部14B分别将从打乱部13输入的调制用数据中包含的有效比特映射到与有效比特的比特数对应的调制方式的信号点。调制用数据中包含的有效比特是指构成发送数据或奇偶校验数据的比特。调制用数据包含4比特或8比特的有效比特。映射部14A将调制用数据映射到第1TS的信号点，映射部14B将调制用数据映射到第2TS的信号点。
接下来，对发送数据处理部11执行的发送数据长度调整处理进行说明。图5是示出向发送数据处理部11输入的输入信号和发送数据处理部11的输出信号的定义的图，图6是示出发送数据处理部11执行的发送数据长度调整处理的一例的图。
如图5所示，双系统的发送数据b00IN、…、b06IN以及b10IN、…、b16IN被输入到发送数据处理部11。b00IN、…、b06IN对应于图2所示的TS0(时隙0)的b0、…、b6，b10IN、…、b16IN对应于图2所示的TS1(时隙1)的b0、…、b6。另外，发送数据处理部11输出执行发送数据长度调整处理而得到的双系统的复制后数据b00OUT、…、b06OUT以及b10OUT、…、b16OUT。
如图6所示，发送数据处理部11具有3个动作模式，在与以1TS发送的数据的比特数对应的模式下进行动作。设针对发送数据处理部11的每1TS的输入输出的比特宽度为7比特。发送数据处理部11在需要的比特数少于7比特的情况下，即以1TS发送的数据的比特数少于7比特的情况下，对上位比特装填数据，对剩余比特作为伪数据例如插入‘0’或任意的数据。图6示出作为伪数据插入‘0’的情况下的例子。
图6所示的模式1是在以1TS发送的数据为5～7比特的情况下发送数据处理部11选择的动作模式。在模式1的情况下，发送数据处理部11将作为以第1TS发送的数据而输入的b00IN、…、b06IN直接作为b00OUT、…、b06OUT输出，将作为以第2TS发送的数据而输入的b10IN、…、b16IN直接作为b10OUT、…、b16OUT输出。此外，b00OUT、…、b06OUT、b10OUT、…、b16OUT分别对应于图3所示的b00、…、b06、b10、…、b16。
图6所示的模式2是在以1TS发送的数据为2比特的情况下发送数据处理部11选择的动作模式。在模式2的情况下，发送数据处理部11将作为以第1TS发送的数据而输入的b00IN作为b00OUT、b10OUT输出，将b01IN作为b01OUT、b11OUT输出。另外，发送数据处理部11将作为以第2TS发送的数据而输入的b10IN作为b02OUT、b12OUT输出，将b11IN作为b03OUT、b13OUT输出。另外，发送数据处理部11将‘0’作为b04OUT、…、b06OUT、b14OUT、…、b16OUT输出。即，在模式2的情况下，发送数据处理部11将输入的以第1TS发送的数据和以第2TS发送的数据结合，进而对结合的4比特的数据附加3比特的伪数据而输出到奇偶校验生成部12A和奇偶校验生成部12B。
图6所示的模式3是在以1TS发送的数据为3比特的情况下发送数据处理部11选择的动作模式。在模式3的情况下，发送数据处理部11将作为以第1TS发送的数据而输入的b00IN作为b00OUT、b10OUT输出，将b01IN作为b01OUT、b11OUT输出，将b02IN作为b02OUT、b12OUT输出。另外，发送数据处理部11将作为以第2TS发送的数据而输入的b10IN作为b03OUT、b13OUT输出，将b11IN作为b04OUT、b14OUT输出，将b12IN作为b05OUT、b15OUT输出。另外，发送数据处理部11将‘0’作为b06OUT、b16OUT输出。即，在模式3的情况下，发送数据处理部11将输入的以第1TS发送的数据和以第2TS发送的数据结合，进而对结合的6比特的数据附加1比特的伪数据而输出到奇偶校验生成部12A和奇偶校验生成部12B。
这样，发送数据处理部11被输入长度相同且双系统的发送数据，在输入的各个系统的发送数据的长度为第1长度即7比特的情况下，设输入的双系统的发送数据为向2个奇偶校验生成部12A、12B输出的2个输出数据。另外，发送数据处理部11在输入的各个系统的发送数据的长度比第1长度短的情况下，对输入的双系统的发送数据附加伪数据而生成第1长度的2个数据，作为向2个奇偶校验生成部12A、12B输出的2个输出数据。在对输入的双系统的发送数据附加伪数据而生成第1长度的2个输出数据的情况下，发送数据处理部11将双系统的发送数据结合，对其附加伪数据而调整为第1长度。
接下来，对打乱部13执行的打乱处理进行说明。图7是示出向打乱部13输入的输入信号和打乱部13的输出信号的定义的图，图8是示出打乱部13执行的打乱处理的一例的图。
如图7所示，从奇偶校验生成部12A、12B向打乱部13输入合计16比特的带奇偶校验的发送数据B00IN、…、B07IN、B10IN、…、B17IN。B00IN、…、B07IN、B10IN、…、B17IN分别对应于图3所示的B00、…、B07、B10、…、B17。
与上述的发送数据处理部11同样地，打乱部13也具有3个动作模式，在与以1TS发送的数据的比特数对应的模式下进行动作。设针对打乱部13的每1TS的输入输出的比特宽度为8比特。打乱部13在需要的比特数比8比特少的情况下，即以1TS发送的数据的比特数少于8比特的情况下，对上位比特装填调制用数据，对剩余比特作为伪数据例如插入‘0’或插入任意的数据。图8示出作为伪数据插入‘0’的情况下的例子。
图8所示的模式1是在以1TS发送的数据为5～7比特的情况下打乱部13选择的动作模式。在模式1的情况下，打乱部13将输入的B00IN、…、B07IN直接作为调制用数据B00OUT、…、B07OUT输出，将输入的B10IN、…、B17IN直接作为调制用数据B10OUT、…、B17OUT输出。在该情况下，打乱部13输出的B00OUT、…、B07OUT由映射部14A映射到信号点，B10OUT、…、B17OUT由映射部14B映射到信号点。此外，B00OUT、…、B07OUT分别对应于图2所示的TS0(时隙0)的B0、…、B7，B10OUT、…、B17OUT分别对应于图2所示的TS1(时隙1)的B0、…、B7。
图8所示的模式2是在以1TS发送的数据为2比特的情况下打乱部13选择的动作模式。在模式2的情况下，打乱部13将输入的B00IN、…、B03IN作为B00OUT、…、B03OUT输出，将输入的B05IN、B06IN、B15IN、B16IN作为B10OUT、…、B13OUT输出，将‘0’作为B04OUT、…、B07OUT、B14OUT、…、B17OUT输出。在该情况下，打乱部13输出的B00OUT、…、B03OUT由映射部14A映射到信号点，B10OUT、…、B13OUT由映射部14B映射到信号点。
图8所示的模式3是在以1TS发送的数据为3比特的情况下打乱部13选择的动作模式。在模式3的情况下，打乱部13将输入的B00IN、…、B03IN作为B00OUT、…、B03OUT输出，将输入的B04IN、B05IN、B06IN、B16IN作为B10OUT、…、B13OUT输出，将‘0’作为B04OUT、…、B07OUT、B14OUT、…、B17OUT输出。在该情况下，打乱部13输出的B00OUT、…、B03OUT由映射部14A映射到信号点，B10OUT、…、B13OUT由映射部14B映射到信号点。
这样，打乱部13从由2个奇偶校验生成部12A、12B生成的2个带奇偶校验的发送数据分别提取作为映射对象数据的2个调制用数据。
接下来，对实施方式1的符号映射装置1进行的符号映射动作进行说明。如上所述，符号映射装置1的发送数据处理部11和打乱部13在与每1TS的发送数据的比特数对应的模式下进行动作。因此，按照每1TS的发送数据的比特数区分而对符号映射装置1的动作进行说明。此外，设构成符号映射装置1的奇偶校验生成部12A、12B的LUT23A、23B按照每1TS的发送数据的比特数预先改写内部设定。在以下的说明中，为便于说明，将由双系统输入的发送数据中的一个称作第奇数个数据，将另一个称作第偶数个数据。
<每1TS发送2比特的数据的情况下的动作>
首先，对进行每1TS发送2比特的数据的多维调制的情况下的符号映射装置1的动作进行说明。
在第奇数个的2比特的数据和第偶数个的2比特的数据被输入到符号映射装置1的情况下，发送数据处理部11选择图6所示的模式2进行动作。在该情况下，发送数据处理部11将输入的第奇数个的2比特的数据和第偶数个的2比特的数据结合而生成4比特的数据。然后，发送数据处理部11将生成的4比特的数据作为第奇数个和第偶数个的数据输出。即，发送数据处理部11将相同的数据输出到奇偶校验生成部12A、12B。由此，在奇偶校验生成部12A、12B中，能够由2TS量的发送数据计算奇偶校验数据。
奇偶校验生成部12A的比特提取部22A从包含第奇数个和第偶数个的2TS量的合计4比特的发送数据的输入数据提取例如上位6比特的数据而输出到LUT23A。LUT23A根据输入的6比特的数据生成并输出2TS量的合计4比特的奇偶校验数据中的2比特。同样地，奇偶校验生成部12B的比特提取部22B从包含第奇数个和第偶数个的2TS量的合计4比特的发送数据的输入数据提取例如上位6比特的数据而输出到LUT23B。LUT23B根据输入的6比特的数据生成并输出2TS量的4比特的奇偶校验数据中的2比特。即，奇偶校验生成部12A、12B生成2TS量的合计4比特的奇偶校验数据。但是，被输入到奇偶校验生成部12A、12B的数据的第5比特和第6比特为伪数据，因此，设LUT23A、LUT23B的输出为不依赖于输入数据的第5比特和第6比特的设定。即，以在生成2比特的奇偶校验数据的处理中不使用输入数据的第5比特和第6比特的方式设定LUT23A、LUT23B。
在奇偶校验生成部12A、12B生成2TS量的合计4比特的奇偶校验数据的动作中，例如，LUT23A生成奇偶校验数据的上位2比特，LUT23A将生成的2比特作为3比特的输出中的上位2比特输出。另外，LUT23B生成奇偶校验数据的下位2比特，LUT23B将生成的2比特作为3比特输出中的上位2比特输出。LUT23A、23B输出的剩余1比特成为伪数据。在该情况下，从奇偶校验生成部12A、12B的输出中的上位4比特(B00、…、B03、B10、…、B13)输出发送数据，奇偶校验生成部12A的输出的第6比特和第7比特(B05、B06)和奇偶校验生成部12B的输出的第6比特和第7比特(B15、B16)成为奇偶校验数据。
打乱部13将奇偶校验生成部12A输出的上位4比特(B00、…、B03)、第6比特和第7比特(B05、B06)以及奇偶校验生成部12B输出的第6比特和第7比特(B15、B16)按照图8所示的模式2进行重新排列，作为调制用数据输出。打乱部13选择模式2进行动作，从而能够使用从奇偶校验生成部12A、12B输出的发送数据和奇偶校验数据，每隔1TS生成4比特的调制用数据。
映射部14A、14B将从打乱部13输入的调制用数据例如映射到图9所示的QPSK(Quadrature Phase Shift Keying)的信号点，输出信号点的坐标值。在图9所示的例子的情况下，映射部14A向第1TS的X偏振映射上位2比特即B0、B1，向Y偏振映射下位2比特即B2、B3。映射部14B向第2TS的X偏振映射上位2比特即B0、B1，向Y偏振映射下位2比特即B2、B3。
此外，在以1TS发送2比特的数据的情况下，符号映射装置1将被输入到发送数据处理部11的合计4比特的发送数据分配给第1TS，将由奇偶校验生成部12A、12B生成的合计4比特的奇偶校验数据分配给第2TS。如何分配4比特的发送数据和4比特的奇偶校验数据，根据打乱部13的规格而决定，但各个比特的分配方式并非限定于上述的分配方式。例如，也可以按照对第1TS、第2TS分别分配2比特的发送数据和2比特的奇偶校验数据的方式构成打乱部13。
<每1TS发送3比特的数据的情况下的动作>
接下来，对进行每1TS发送3比特的数据的多维调制的情况下的符号映射装置1的动作进行说明。
在第奇数个的3比特的数据和第偶数个的3比特的数据被输入到符号映射装置1的情况下，发送数据处理部11选择图6所示的模式3进行动作。在该情况下，发送数据处理部11将输入的第奇数个的3比特的数据和第偶数个的3比特的数据结合而生成6比特的数据。然后，发送数据处理部11将生成的6比特的数据作为第奇数个和第偶数个的数据输出。即，发送数据处理部11将相同的数据输出到奇偶校验生成部12A、12B。由此，在奇偶校验生成部12A、12B中，能够由2TS量的发送数据计算奇偶校验数据。
奇偶校验生成部12A的比特提取部22A从7比特的输入数据提取作为第奇数个的1TS量的6比特的发送数据的上位6比特的数据而输出到LUT23A。LUT23A由输入的6比特的数据生成并输出2TS量的2比特的奇偶校验数据中的1比特。同样地，奇偶校验生成部12B的比特提取部22B从7比特的输入数据提取作为第偶数个的1TS量的6比特的发送数据的上位6比特的数据而输出到LUT23B。LUT23B由输入的6比特的数据生成并输出2TS量的2比特的奇偶校验数据中的1比特。
另外，在奇偶校验生成部12A中，比特提取部21A从7比特的输入数据挑选上位5比特的发送数据，因此，奇偶校验生成部12A需要通过比特提取部22A和LUT23A输出发送数据的第6比特。同样地，在奇偶校验生成部12B中，比特提取部21B从7比特的输入数据挑选上位5比特的发送数据，因此，奇偶校验生成部12B需要通过比特提取部22B和LUT23B输出发送数据的第6比特。
因此，例如，在奇偶校验生成部12A中，LUT23A将发送数据的第6比特作为3比特的输出中的最上位比特输出，并且生成奇偶校验数据的上位1比特，作为3比特的输出中的第2比特输出。同样地，在奇偶校验生成部12B中，LUT23B将发送数据的第6比特作为3比特的输出中的最上位比特输出，并且生成奇偶校验数据的下位1比特，作为3比特的输出中的第2比特输出。LUT23A的第3比特的输出和LUT23B的第3比特的输出为伪数据。
在该情况下，从奇偶校验生成部12A、12B的输出中的上位6比特(B00、…、B05、B10、…、B15)输出发送数据，奇偶校验生成部12A的输出的第7比特(B06)和奇偶校验生成部12B的输出的第7比特(B16)为奇偶校验数据。
打乱部13将奇偶校验生成部12A的输出的上位6比特(B00、…、B05)和奇偶校验生成部12B的输出的第7比特(B16)按照图8所示的模式3进行重新排列，作为调制用数据输出。打乱部13选择模式3进行动作，从而能够使用从奇偶校验生成部12A、12B输出的发送数据和奇偶校验数据，每隔1TS生成4比特的调制用数据。
映射部14A、14B将从打乱部13输入的调制用数据例如映射到图9所示的QPSK的信号点，输出信号点的坐标值。
此外，在以1TS发送3比特的数据的情况下，符号映射装置1将被输入到发送数据处理部11的合计6比特的发送数据中的4比特分配给第1TS，将发送数据的剩余的2比特和由奇偶校验生成部12A、12B生成的合计2比特的奇偶校验数据分配给第2TS。但是，各个比特的分配方式并非限定于上述的分配方式。例如，也可以按照对第1TS、第2TS分别分配3比特的发送数据和1比特的奇偶校验数据的方式构成打乱部13。
<每1TS发送5比特的数据的情况下的动作>
接下来，对进行每1TS发送5比特的数据的多维调制的情况下的符号映射装置1的动作进行说明。
在第奇数个的5比特的数据和第偶数个的5比特的数据被输入到符号映射装置1的情况下，发送数据处理部11选择图6所示的模式1进行动作。在该情况下，发送数据处理部11将输入的第奇数个的5比特的数据和第偶数个的5比特的数据直接输出。此时，发送数据处理部11作为第奇数个和第偶数个的第6比特和第7比特的数据输出伪数据。发送数据处理部11例如作为伪数据输出‘0’。
奇偶校验生成部12A的比特提取部22A从7比特的输入数据例如提取上位6比特的数据而输出到LUT23A。LUT23A根据输入的6比特的数据输出1TS量的3比特的奇偶校验数据。同样地，奇偶校验生成部12B的比特提取部22B从7比特的输入数据提取例如上位6比特的数据而输出到LUT23B。LUT23B根据输入的6比特的数据输出1TS量的3比特的奇偶校验数据。但是，被输入到奇偶校验生成部12A、12B的数据的第6比特是伪数据，因此，设LUT23A、LUT23B的输出为不依赖于输入数据的第6比特的设定。即，以在生成3比特的奇偶校验数据的处理中不使用输入数据的第6比特的方式设定LUT23A、LUT23B。
打乱部13将奇偶校验生成部12A输出的8比特(B00、…、B07)和奇偶校验生成部12B输出的8比特(B10、…、B17)按照图8所示的模式1直接输出。
映射部14A、14B将从打乱部13输入的调制用数据例如映射到图10所示的16QAM的信号点或图11所示的2A8PSK的信号点，输出信号点的坐标值。在图10和图11所示的例子的情况下，映射部14A对第1TS的X偏振映射上位4比特即B0、…、B3，对Y偏振映射下位4比特即B4、…、B7。映射部14B对第2TS的X偏振映射上位4比特即B0、…、B3，对Y偏振映射下位4比特即B4、…、B7。
<每1TS发送6比特的数据的情况下的动作>
接下来，对进行每1TS发送6比特的数据的多维调制的情况下的符号映射装置1的动作进行说明。
在第奇数个的6比特的数据和第偶数个的6比特的数据被输入到符号映射装置1的情况下，发送数据处理部11选择图6所示的模式1进行动作。在该情况下，发送数据处理部11将输入的第奇数个的6比特的数据和第偶数个的6比特的数据直接输出。此时，发送数据处理部11作为第奇数个和第偶数个的第7比特的数据输出伪数据。发送数据处理部11例如作为伪数据输出‘0’。
奇偶校验生成部12A的比特提取部22A从7比特的输入数据提取作为第奇数个的1TS的发送数据的上位6比特的数据而输出到LUT23A。LUT23A根据输入的6比特的数据生成并输出1TS量的2比特的奇偶校验数据。同样地，奇偶校验生成部12B的比特提取部22B从7比特的输入数据提取作为第偶数个的1TS的发送数据的上位6比特的数据而输出到LUT23B。LUT23B根据输入的6比特的数据生成并输出1TS量的2比特的奇偶校验数据。
另外，在奇偶校验生成部12A中，比特提取部21A从7比特的输入数据挑选上位5比特的发送数据，因此，奇偶校验生成部12A需要通过比特提取部22A和LUT23A输出发送数据的第6比特。同样地，在奇偶校验生成部12B中，比特提取部21B从7比特的输入数据挑选上位5比特的发送数据，因此，奇偶校验生成部12B需要通过比特提取部22B和LUT23B输出发送数据的第6比特。
因此，例如在奇偶校验生成部12A中，LUT23A将发送数据的第6比特作为3比特的输出中的最上位比特输出，使用3比特的输出中的剩余2比特输出奇偶校验数据。同样地，在奇偶校验生成部12B中，LUT23B将发送数据的第6比特作为3比特的输出中的最上位比特输出，使用3比特的输出中的剩余2比特输出奇偶校验数据。
打乱部13将奇偶校验生成部12A输出的8比特(B00、…、B07)和奇偶校验生成部12B输出的8比特(B10、…、B17)按照图8所示的模式1直接输出。
映射部14A、14B将从打乱部13输入的调制用数据例如映射到图10所示的16QAM的信号点或图11所示的2A8PSK的信号点，输出信号点的坐标值。
<每1TS发送7比特的数据的情况下的动作>
接下来，对进行每1TS发送7比特的数据的多维调制的情况下的符号映射装置1的动作进行说明。
在第奇数个的7比特的数据和第偶数个的7比特的数据被输入到符号映射装置1的情况下，发送数据处理部11选择图6所示的模式1进行动作。在该情况下，发送数据处理部11将输入的第奇数个的7比特的数据和第偶数个的7比特的数据直接输出。
奇偶校验生成部12A的比特提取部22A从7比特的输入数据例如提取下位6比特的数据而输出到LUT23A。LUT23A根据输入的6比特的数据输出1TS量的1比特的奇偶校验数据。同样地，奇偶校验生成部12B的比特提取部22B从7比特的输入数据例如提取下位6比特的数据而输出到LUT23B。LUT23B根据输入的6比特的数据输出1TS量的1比特的奇偶校验数据。
另外，在奇偶校验生成部12A中，比特提取部21A从7比特的输入数据挑选上位5比特的发送数据，因此，奇偶校验生成部12A需要通过比特提取部22A和LUT23A输出发送数据的第6比特和第7比特。同样地，在奇偶校验生成部12B中，比特提取部21B从7比特的输入数据挑选上位5比特的发送数据，因此，奇偶校验生成部12B需要通过比特提取部22B和LUT23B输出发送数据的第6比特和第7比特。
因此，例如在奇偶校验生成部12A中，LUT23A使用3比特的输出中的上位2比特输出发送数据的第6比特和第7比特，使用3比特的输出中的剩余1比特输出奇偶校验数据。同样地，在奇偶校验生成部12B中，LUT23B使用3比特的输出中的上位2比特输出发送数据的第6比特和第7比特，使用3比特的输出中的剩余1比特输出奇偶校验数据。
打乱部13将奇偶校验生成部12A输出的8比特(B00、…、B07)和奇偶校验生成部12B输出的8比特(B10、…、B17)按照图8所示的模式1直接输出。
映射部14A、14B将从打乱部13输入的调制用数据例如映射到图10所示的16QAM的信号点或图11所示的2A8PSK的信号点，输出信号点的坐标值。
如上所述，本实施方式的符号映射装置1具备奇偶校验生成部12A、12B，奇偶校验生成部12A、12B使用6比特输入3比特输出的LUT，生成与每1TS的发送数据的比特数对应的大小的奇偶校验数据。另外，符号映射装置1具备发送数据处理11，该发送数据处理11用于对向奇偶校验生成部12A、12B输入的发送数据的比特数进行调整，使得奇偶校验生成部12A、12B能够使用6比特输入3比特输出的LUT。由此，能够实现奇偶校验生成规则可变的符号映射装置，能够减小LUT。在例如通过ASIC实现本实施方式的符号映射装置1的情况下，LUT成为主要的电路，因此，通过减小LUT，能够减小ASIC的电路规模。根据本实施方式，能够抑制可实现频率利用效率不同的多个多维调制的符号映射装置的电路规模增大。
实施方式2
图12是示出实施方式2的符号映射装置的结构例的图。实施方式2的符号映射装置1a是将实施方式1中说明的符号映射装置1的奇偶校验生成部12A、12B置换成奇偶校验生成部32A、32B并将打乱部13置换成打乱部33的结构。奇偶校验生成部32A、32B构成奇偶校验附加部32。在本实施方式中，对与实施方式1不同的结构即奇偶校验生成部32A、32B和打乱部33进行说明，省略其他结构要件的说明。
图13是示出实施方式2的符号映射装置1a的第1奇偶校验生成部即奇偶校验生成部32A的结构例的图。实施方式2的奇偶校验生成部32A具备比特提取部21A、22A和LUT43A。奇偶校验生成部32A与实施方式1中说明的奇偶校验生成部12A相比，LUT43A不同，其他结构要件相同。
图14是示出实施方式2的符号映射装置1a的第2奇偶校验生成部即奇偶校验生成部32B的结构例的图。实施方式2的奇偶校验生成部32B具备比特提取部21B、22B和LUT43B。奇偶校验生成部32B与实施方式1中说明的奇偶校验生成部12B相比，LUT43B不同，其他结构要件相同。
实施方式1中说明的LUT23A、23B是针对6比特的输入而输出3比特的结构，但本实施方式的LUT43A、43B是针对6比特的输入而输出2比特的结构，这一点不同。与之相伴，奇偶校验生成部32A、32B输出7比特的带奇偶校验的发送数据。具体而言，奇偶校验生成部32A、32B生成并输出从在实施方式1中说明的奇偶校验生成部12A、12B输出的8比特的数据消除最下位比特而得到的上位7比特。奇偶校验生成部32A、32B生成7比特的输出数据的动作与奇偶校验生成部12A、12B生成输出数据的上位7比特的动作相同。LUT43A、43B能够从符号映射装置1a的外部改写其结构即要执行的处理的内容。
打乱部33根据从LUT43A、43B输入的合计14比特的带奇偶校验的发送数据生成合计16比特的调制用数据。
图15是示出向打乱部33输入的输入信号和打乱部33的输出信号的定义的图，
图16是示出打乱部33执行的打乱处理的一例的图。与实施方式1同样地，模式1是在以1TS发送的数据为5～7比特的情况下打乱部33选择的动作模式，模式2是在以1TS发送的数据为2比特的情况下打乱部33选择的动作模式，模式3是在以1TS发送的数据为3比特的情况下打乱部33选择的动作模式。
打乱部33被奇偶校验生成部32A、32B输入带奇偶校验的发送数据B00IN、…、B06IN、B10IN、…、B16IN。B00IN、…、B06IN对应于图13所示的B00、…、B06，B10IN、…、B16IN对应于图14所示的B10、…、B16。在模式2和模式3的情况下打乱部33输出的数据与实施方式1中说明的打乱部13在模式2和模式3的情况下输出的数据相同。在图16中，‘～’表示逻辑反转。此外，图15所示的B00OUT、…、B07OUT分别对应于图12所示的TS0(时隙0)的B0、…、B7，图15所示的B10OUT、…、B17OUT分别对应于图12所示的TS1(时隙1)的B0、…、B7。
与实施方式1中说明的打乱部13同样地，打乱部33也具有3个动作模式，在与以1TS发送的数据的比特数对应的模式下进行动作。另外，设针对打乱部33的每1TS的输入的比特宽度为7比特，设输出的比特宽度为8比特。打乱部33在以1TS发送的数据的比特数小于8比特的情况下对上位比特装填调制用数据，对剩余比特作为伪数据例如插入‘0’或插入任意的数据。
接下来，对实施方式2的符号映射装置1a进行的符号映射动作进行说明。与实施方式1同样地，按照以每1TS发送的数据的比特数区分而对符号映射装置1a的动作进行说明。
<每1TS发送2比特或3比特的数据的情况下的动作>
首先，对进行每1TS发送2比特或3比特的数据的多维调制的情况下的符号映射装置1a的动作进行说明。
每1TS发送2比特或3比特的数据的情况下的符号映射装置1a的动作与实施方式1中说明的符号映射装置1每1TS发送2比特或3比特的数据的情况下的动作相比，没有从奇偶校验生成部32A、32B向打乱部33输入的数据的最下位1比特的伪数据，这一点不同，其他动作相同。即，在每1TS发送2比特或3比特的数据的情况下，实施方式1中说明的奇偶校验生成部12A、12B的LUT23A、23B作为3比特输出中的第3比特输出伪数据，奇偶校验生成部32A、32B的LUT43A、43B不输出上述第3比特的伪数据。
<每1TS发送5比特的数据的情况下的动作>
接下来，对进行每1TS发送5比特的数据的多维调制的情况下的符号映射装置1a的动作进行说明。
在每1TS发送5比特数据的多维调制的情况下，在符号映射装置1a中，LUT43A、43B根据输入的6比特的数据输出2比特的奇偶校验数据。但是，被输入到LUT43A、43B的数据的第6比特是伪数据，因此，设LUT43A、LUT43B的输出为不依赖于输入数据的第6比特的设定。
在每1TS发送5比特数据的情况下，每1TS需要3比特的奇偶校验数据，但从奇偶校验生成部32A、32B只输出2比特的奇偶校验数据。因此，如图15和图16所示，打乱部33作为调制用数据的第8比特输出对输入的数据的第7比特进行逻辑反转而生成的奇偶校验数据。
<每1TS发送6比特的数据的情况下的动作>
接下来，对进行每1TS发送6比特的数据的多维调制的情况下的符号映射装置1a的动作进行说明。
在每1TS发送6比特数据的多维调制的情况下，在符号映射装置1a中，LUT43A、43B根据输入的6比特的数据输出1比特的奇偶校验数据。即，LUT43A、43B以2比特输出的第1比特输出发送数据的第6比特，以2比特输出的第2比特输出奇偶校验数据。
在每1TS发送6比特数据的情况下，每1TS需要2比特的奇偶校验数据，但从奇偶校验生成部32A、32B只输出1比特的奇偶校验数据。因此，如图15和图16所示，打乱部33作为调制用数据的第8比特输出对输入的数据的第7比特进行逻辑反转而生成的奇偶校验数据。
<每1TS发送7比特的数据的情况下的动作>
接下来，对进行每1TS发送7比特的数据的多维调制的情况下的符号映射装置1a的动作进行说明。
在每1TS发送7比特数据的多维调制的情况下，在符号映射装置1a中，LUT43A、43B以2比特输出的第1比特输出发送数据的第6比特，以2比特输出的第2比特输出发送数据的第7比特。
在每1TS发送7比特数据的情况下，每1TS需要1比特的奇偶校验数据，但从奇偶校验生成部32A、32B不输出奇偶校验数据。因此，如图15和图16所示，打乱部33作为调制用数据的第8比特输出对输入的数据的第7比特进行逻辑反转而生成的奇偶校验数据。
如上所述，本实施方式的符号映射装置1a具备奇偶校验生成部32A、32B，奇偶校验生成部32A、32B使用6比特输入2比特输出的LUT，根据每1TS的发送数据的比特数生成最大2比特的奇偶校验数据。另外，在奇偶校验生成部32A、32B无法生成需要的奇偶校验数据的情况下，打乱部33生成奇偶校验数据而附加到发送数据。由此，与实施方式1相比，能够进一步减小LUT的电路规模。
在此，对在实施方式1、2中说明的符号映射装置1、1a的硬件结构进行说明。由处理电路实现构成符号映射装置1、1a的发送数据处理部、奇偶校验生成部、打乱部以及映射部。即，符号映射装置1、1a具备用于将发送数据变换成信号点坐标的处理电路。处理电路既可以是专用硬件，也可以是包含处理器和存储器的控制电路。
图17是示出由专用硬件实现符号映射装置1、1a的各部的情况的硬件的结构例的图。在由专用硬件实现符号映射装置1、1a的发送数据处理部、奇偶校验生成部、打乱部以及映射部的情况下，作为专用硬件的处理电路101相当于例如单一电路、复合电路、程序化的处理器、并列程序化的处理器、ASIC、FPGA(Field Programmable Gate Array)或将它们组合而成的部件。也可以组合多个处理电路来分别实现发送数据处理部、奇偶校验生成部、打乱部以及映射部，也可以将各部的功能统一由单一的处理电路实现。
图18是示出由控制电路实现符号映射装置1、1a的各部的情况下的硬件的结构例的图。在由控制电路实现符号映射装置1、1a的情况下，控制电路具备处理器201和存储器202。处理器201是CPU(Central Processing Unit：还称作中央处理装置、处理装置、运算装置、微处理器、微型计算机、DSP)、系统LSI(Large Scale Integration)等。作为存储器202，一般使用RAM(Random Access Memory)、ROM(Read Only Memory)、闪存、EPROM(ErasableProgrammable Read Only Memory)、EEPROM(Electrically Erasable ProgrammableRead-Only Memory)等非易失性或易失性的半导体存储器，但也可以是磁盘、软盘、光盘、高密度盘、迷你盘、DVD等。
在由控制电路实现符号映射装置1、1a的发送数据处理部、奇偶校验生成部、打乱部以及映射部的情况下，由软件、固件或软件与固件的组合来实现这些各部的功能。软件、固件被记作程序而存储到存储器202。处理器201读出并执行存储于存储器202的程序，从而实现符号映射装置1、1a的各部的功能。即，符号映射装置1、1a具备存储器202，该存储器用于在被控制电路执行时，存储结果是执行调整发送数据长度的步骤、生成奇偶校验数据的步骤、重新排列调制用数据的比特的步骤以及将调制用数据分配到信号点坐标的步骤的程序。另外，该程序可以说是使计算机执行发送数据处理部、奇偶校验生成部、打乱部以及映射部的顺序、方法。
此外，关于发送数据处理部、奇偶校验生成部、打乱部以及映射部，也可以是一部分由专用硬件实现，一部分由软件或固件来实现。例如，关于奇偶校验生成部，由作为专用硬件的处理电路实现其功能，关于发送数据处理部、打乱部以及映射部，由处理器读出并执行存储于存储器的程序，从而实现其功能。在由专用硬件实现奇偶校验生成部的情况下，如在各个实施方式中说明的那样，能够减小电路规模。另外，在由软件或固件实现奇偶校验生成部的情况下，能够减小处理负载。
这样，处理电路能够通过硬件、软件、固件或它们的组合来实现符号映射装置1、1a具备的各个功能。
以上的实施方式所示的结构表示本发明的内容的一例，也可以与其他的公知技术进行组合，并且，还可以在不脱离本发明要旨的范围内省略、变更结构的一部分。
(符号说明)
1、1a符号映射装置；11发送数据处理部；12、32奇偶校验附加部；12A、12B、32A、32B奇偶校验生成部；13、33打乱部；14映射处理部；14A、14B映射部；21A、21B、22A、22B比特提取部；23A、23B、43A、43B查询表(LUT)。

Claims (4)

1.一种符号映射装置，其特征在于，该符号映射装置具备：
发送数据处理部，其受理长度相同的2个发送数据，在所述长度为第1长度的情况下直接作为2个输出数据，在所述长度比所述第1长度短的情况下，对所述2个发送数据附加伪数据而生成所述第1长度的2个输出数据；
奇偶校验附加部，其根据所述2个输出数据生成对所述发送数据附加奇偶校验数据而成的第2长度的2个带奇偶校验的发送数据；
调制用数据提取部，其从由所述奇偶校验附加部生成的所述2个带奇偶校验的发送数据分别提取作为映射对象数据的2个调制用数据；以及
映射处理部，其将所述2个调制用数据映射到2个时隙的信号点。
2.根据权利要求1所述的符号映射装置，其特征在于，
所述奇偶校验附加部具备：
第1奇偶校验生成部，其根据所述2个输出数据中的一个输出数据生成所述2个带奇偶校验的发送数据中的一个发送数据；以及
第2奇偶校验生成部，其根据所述2个输出数据中的另一个输出数据生成所述2个带奇偶校验的发送数据中的另一个发送数据，
所述第1奇偶校验生成部和所述第2奇偶校验生成部分别具备：
第1比特提取部，其从所述输出数据提取比所述输出数据的比特数少的第1比特数的数据，作为所述第2长度的带奇偶校验的发送数据的一部分数据输出；
第2比特提取部，其从所述输出数据提取比所述输出数据的比特数少的第2比特数的数据；以及
查询表电路，其根据所述第2比特数的数据生成所述第2长度的带奇偶校验的发送数据中的所述一部分数据以外的剩余数据。
3.根据权利要求2所述的符号映射装置，其特征在于，
能够从外部改写所述查询表电路的结构。
4.根据权利要求1～3中的任意一项所述的符号映射装置，其特征在于，
在所述第1长度和所述第2长度相同，并且所述输出数据是所述第1长度的发送数据的情况下，所述调制用数据提取部在提取所述2个调制用数据之后，进而根据所述2个调制用数据生成奇偶校验数据，将该生成的奇偶校验数据附加到所述2个调制用数据。
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