CN110429937B - 一种用于提高sar-isdm混合结构adc采样率的实现电路及方法 - Google Patents

一种用于提高sar-isdm混合结构adc采样率的实现电路及方法 Download PDF

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Abstract

本发明公开了一种用于提高SAR‑ISDM混合结构ADC采样率的实现电路及方法，电路包括模数转换器ADC1和ADC2、一个逻辑单元（104）及一个数字计数器（105），模数转换器ADC1包括一个数模转换器DAC1（100）和一个时域比较器TDC1（102），模数转换器ADC2包括一个数模转换器DAC2（101）和一个时域比较器TDC2（103）；数模转换器DAC1（100）和DAC2（101）均由10位的电容阵列和一个Cisdm电容构成，时域比较器TDC1（102）和时域比较器TDC2（103）均由一对差分的VCDL单元和一个量化器构成。本发明通过两个ADC实现了SAR转换与ISDM流水线工作，在不增加硬件开销前提下以较低的功耗成本实现了采样率的有效提升，有效提升了ADC转换速率，以满足ADC在更高采样率下的应用。

Description

一种用于提高SAR-ISDM混合结构ADC采样率的实现电路及 方法
技术领域
本发明涉及一种用于提高SAR-ISDM混合结构ADC采样率的实现电路及方法，属于集成电路设计技术领域。
背景技术
近年来，随着工艺尺寸的缩减以及电源电压的降低，采用电压域比较器实现高精度的ADC变得越来越困难。文献J.Shen,A.Shikata,A.Liu,et al.A 12-Bit 31.1-uW 1-MS/s SAR ADC with On-Chip Input-Signal-Independent Calibration Achieving 100.4-dB SFDR Using 256-fF Sampling Capacitance[J].IEEE Journal of Solid-StateCircuits,2019,54(4):937-947.采用较小的单位电容实现12位的精度以及较低的功耗，但避免不了采用复杂的校准电路来校准电容失配以实现高的信噪比和无杂散动态范围；另一方面，得益于先进工艺带来的精度提升，时域比较器成为在低电源电压下实现12位及以上精度ADC的首选。然而，由于时域比较器天然需要长时间的电压信号到时间信号的转换过程，尤其在低电压下，ADC的采样率被限制在几百KHz。文献S.Hsieh,C.Hsieh.A 0.4-V 13-bit 270-kS/s SAR-ISDM ADC With Opamp-Less Time-Domain Integrator[J].IEEEJournal of Solid-State Circuits,2019采用SAR与incremental sigma-delta混合结构来提升ADC精度，并且只需要9bit CDAC阵列从而避免了大的DAC电容数目及复杂的校准电路，最终实现了13bit的精度，采样率只有270KS/s。
发明内容
本发明所要解决的技术问题在于，如何在不增加硬件开销前提下以较低的功耗成本实现采样率的提升，提供一种用于提高SAR-ISDM混合结构ADC采样率的实现电路及方法，利用两个同样的ADC实现SAR转换与ISDM积分操作的流水线工作方式，本发明采用少量的开关算法功耗换取了可观的速度提升。
本发明具体采用以下技术方案解决上述技术问题：
一种用于提高SAR-ISDM混合结构ADC采样率的实现电路，包括：模数转换器ADC1和ADC2、一个逻辑单元及一个数字计数器，所述模数转换器ADC1包括一个数模转换器DAC1和一个时域比较器TDC1，模数转换器ADC2包括一个数模转换器DAC2和一个时域比较器TDC2；其中，数模转换器DAC1和DAC2均由10位的电容阵列和一个Cisdm电容构成，时域比较器TDC1和时域比较器TDC2均由一对差分的VCDL单元和一个量化器构成；
所述数模转换器DAC1的上极板连接时域比较器TDC1中VCDL单元的输入端，下极板通过开关与输入信号Vin及参考电平Vdd、Vcm、Vss相连；所述数模转换器DAC2的上极板连接时域比较器TDC2中VCDL单元的输入端，下极板通过开关与输入信号Vin及参考电平Vdd、Vcm、Vss相连；所述时域比较器TDC1的VCDL单元的输出端连接量化器的输入端，且量化器的转换控制信号输入端连接逻辑单元的一个输出端，及量化器的输出端连接逻辑单元的一个输入端；所述时域比较器TDC2的VCDL单元的输出端连接量化器的输入端，且量化器的转换控制信号输入端连接逻辑单元的一个输出端，及量化器的输出端连接逻辑单元的另一个输入端；所述逻辑单元的两个输出端分别连接数模转换器DAC1、DAC2的下极板开关，且逻辑单元的另一个输出端连接数字计数器的一个输入端；数字计数器的另一个输入连接时域比较器TDC2中量化器的输出端，及数字计数器的输出端输出四位二进制码并同逻辑单元的另一个输出端输出的11位数字码拼码得到整体ADC的12位数字码。
本发明提出的一种基于所述用于提高SAR-ISDM混合结构ADC采样率的实现电路的方法，包括以下步骤：
步骤1、首先输入信号通过下极板被采样到数模转换器DAC1和DAC2上，然后由数模转换器DAC1、时域比较器TDC1和逻辑单元共同完成SAR转换，产生11位数字码bit_SAR[10:0]；
步骤2、模数转换器ADC1转换得到11位数字码bit_SAR[10:0]后，将这11位数字码中的高3位bit_SAR[10:8]采用DAS算法去切换数模转换器DAC2对应的高3位电容的下极板开关，将余下的8位码bit_SAR[7:0]直接打到数模转换器DAC2上去切换余下8位电容的下极板开关；当11位数字码bit_SAR[10:0]控制数模转换器DAC2完成余量建立后，数模转换器DAC2上极板电压即为本次SAR转换得到的最终余量，也即ISDM的输入电压；此时，模数转换器ADC1复位，准备下一次采样及转换；
步骤3、步骤2完成后，时域比较器TDC2中的积分环路闭合，接着对数模转换器DAC2上极板余量电压进行16次积分操作得到结果；
步骤4、将步骤3中产生的16次积分操作结果送到数字计数器中进行数字抽取滤波操作，数字计数器产生4位二进制码Bit_ISDM[3:0],其中包括2bit级间冗余，与本次SAR转换得到的包含1位冗余的11位码Bit_SAR[10:0]拼在一起，得到和输出整体模数转换器ADC的12位数字码。
本发明采用上述技术方案，能产生如下技术效果：
本发明的实现电路及方法，利用两个同样的ADC实现SAR转换与ISDM积分操作的流水线工作方式，使得SAR转换完成后不必等到ISDM积分完成就可以开始下一次的采样与转换，ISDM则由另一个ADC来完成。此外，采用detect-and-skip算法来产生ISDM积分输入信号，显著降低了因重新建立SAR转换余量而增加的DAC功耗，最终本发明少量的开关算法功耗换取了可观的速度提升。
本发明通过两个ADC实现了SAR转换与ISDM流水线工作，本发明对现有方法做了改进，在不增加硬件开销前提下以较低的功耗成本实现了采样率的有效提升，以满足ADC在更高采样率下的应用。在只增加少量的开关算法能量的前提下有效提升了ADC转换速率，奈奎斯特采样频率下MATLAB仿真有效位数达到11.83位。
附图说明
图1本发明用于提高SAR-ISDM混合结构ADC采样率的实现电路的电路图。
图2本发明中ADC工作时序图。
图3(a)为传统按位切换的余量建立曲线，图3(b)为本发明DAS切换的余量建立曲线。
图4本发明采用的DAS算法示意图。
图5为本发明采用的DAS算法与多种开关算法能量对比图。
图6为本发明得到的ADC整体FFT波形示意图。
具体实施方式
下面结合说明书附图对本发明的实施方式进行描述。
如图1所示，本发明设计了一种用于提高SAR-ISDM混合结构ADC采样率的实现电路，包括：两个相同的模数转换器ADC1和ADC2、一个逻辑单元104及一个数字计数器105，所述模数转换器ADC1包括一个数模转换器DAC1 100和一个时域比较器TDC1 102，模数转换器ADC2包括一个数模转换器DAC2 101和一个时域比较器TDC2 103；其中，数模转换器DAC1100和DAC2 101均由10位的电容阵列和一个Cisdm电容构成，时域比较器TDC1 102和时域比较器TDC2 103均由一对差分的VCDL单元和一个量化器构成；
其中，所述数模转换器DAC1 100的上极板连接时域比较器TDC1 102中VCDL单元的输入端，下极板通过开关与输入信号Vin及参考电平Vdd、Vcm、Vss相连；所述数模转换器DAC2 101的上极板连接时域比较器TDC2 103中VCDL单元的输入端，下极板通过开关与输入信号Vin及参考电平Vdd、Vcm、Vss相连；所述时域比较器TDC1 102的VCDL单元的输出端连接量化器的输入端，且量化器的转换控制信号输入端连接逻辑单元104的一个输出端，及量化器的输出端连接逻辑单元104的一个输入端；所述时域比较器TDC2 103的VCDL单元的输出端连接量化器的输入端，且量化器的转换控制信号输入端连接逻辑单元104的一个输出端，及量化器的输出端连接逻辑单元104的另一个输入端；所述逻辑单元104的两个输出端分别连接数模转换器DAC1 100、DAC2 101的下极板开关，且另一个输出端连接数字计数器105的一个输入端；数字计数器105的另一个输入连接时域比较器TDC2 103中量化器的输出端，及数字计数器105的输出端输出四位二进制码并同逻辑单元104的另一个输出端输出的11位数字码拼码得到整体模数转换器ADC的12位数字码。
基于上述实现电路，本发明的一种用于提高SAR-ISDM混合结构ADC采样率的实现方法，包括以下步骤：
步骤1：首先输入信号通过下极板被采样到数模转换器DAC1 100和数模转换器DAC2 101上，然后由数模转换器DAC1 100、时域比较器TDC1 102和逻辑单元104共同完成SAR转换，产生11位数字码bit_SAR[10:0]。具体转换过程为：
采样到数模转换器DAC1 100上极板的输入信号送到时域比较器TDC1 102做第一次比较，比较结果送到逻辑单元104后产生MSB位码值以及控制信号，在该控制信号作用下切换数模转换器DAC1 100中的MSB电容从而产生下一次比较的余量电压，经过同样的上述过程产生MSB-1位码值，直到最后一位LSB码值产生，至此SAR转换完成。
步骤2：在模数转换器ADC1转换得到11位码bit_SAR[10:0]后，将这11位码中的高3位bit_SAR[10:8]采用detect-and-skip的DAS算法去切换数模转换器DAC2 101对应的高3位电容的下极板开关，而将余下的8位码bit_SAR[7:0]直接打到DAC2 101上去切换余下8位电容的下极板开关。当11位码bit_SAR[10:0]控制数模转换器DAC2 101完成余量建立后，数模转换器DAC2 101上极板电压即为本次SAR转换得到的最终余量，也即ISDM的输入电压。此时，数模转换器ADC1复位，准备下一次采样及转换。
步骤3：在步骤2完成后，时域比较器TDC2 103中的积分环路闭合，接着对数模转换器DAC2 101上极板余量电压进行16次积分操作。具体操作过程为：
首先，该余量电压作为第一次积分的输入信号送到时域比较器TDC2 103进行比较，根据该次比较结果去切换数模转换器DAC2 101中的Cisdm电容下极板的开关，从而在数模转换器DAC2 101上极板产生新的余量电压并将其作为第二次积分的输入信号送到时域比较器TDC2 103进行比较，同样的，根据该次比较结果去重新切换数模转换器DAC2 101中的Cisdm电容下极板的开关，从而在数模转换器DAC2 101上极板产生新的余量电压并将其作为第三次积分的输入信号；以此类推，直到16次积分全部完成。在ADC2进行ISDM操作的同时，ADC1进行下一次的信号采样和转换过程，该过程如步骤1所述。需注意的是，数模转换器DAC1 100中的Cisdm电容只是为了与数模转换器DAC2 101实现权重匹配，其始终接在Vcm而不参与开关切换。
步骤4：将步骤3中产生的16次积分操作的结果送到数字计数器105中进行数字抽取滤波操作，结束后数字计数器105产生4位二进制码Bit_ISDM[3:0],其中包括2bit级间冗余，与本次SAR转换得到的包含1位冗余的11位码Bit_SAR[10:0]拼在一起，得到和输出整体ADC的12位数字码。
以下将结合图2的时序来说明整个ADC的工作过程。首先是采样阶段，采样信号CKS为高，输入信号经自举开关通过下极板采样到数模转换器DAC1和DAC2上，而数模转换器DAC电容阵列中的Cisdm电容不参与采样，其作用相当于一个小的寄生电容，不会影响SAR转换的线性度。在转换阶段，首先通过逻辑单元104产生异步转换时钟CKC1，在11个CKC1为高电平的转换阶段内，由数模转换器DAC1 100和时域比较器TDC1 102完成11位的SAR转换。由于SAR转换过程中不需要积分操作，因此在ADC1整个转换阶段中由逻辑单元产生的积分环路控制信号ien1始终为低电平，即时域比较器TDC1 102中的积分环路始终断开同时与TDC2103实现结构匹配。在SAR转换过程中采用Vcm-monotonic开关算法，这种开关算法在最后一位拨码时只切换一端的电容，因此与Vcm-based开关算法相比可以将总电容数目减半。同时，在模数转换器ADC1复位完成后RST1拉低，逻辑单元104产生转换时钟CKC2，同时积分环路控制信号ien2被拉高使得时域比较器TDC2103中的积分环路闭合，在16个CKC2为高电平的转换阶段内，由数模转换器DAC2 101和时域比较器TDC2 103对前一次SAR转换余量电压进行ISDM操作。经过16次积分后，RST2拉高使得模数转换器ADC2复位，等待下一个积分过程。在ADC1完成11位的SAR转换之后，将得到的11位码值在逻辑单元104的控制下采用DAS开关算法去切换对应的数模转换器DAC2电容，在数模转换器DAC2上极板上建立得到本次SAR转换的余量电压作为下一次积分的输入，这一过程在tsp时间段内完成，而后RST1再次拉高将ADC1复位。ADC1复位结束后，接着进行下一周期的采样，SAR转换与ISDM过程重复上述操作。以上分析结合时序图可以看出，本发明提出的通过两个ADC流水线工作的方式使得SAR转换与ISDM过程实现了时序复用，显著提高了整体ADC转换速度。
本发明所改进的部分由于将SAR转换余量转移到另一个CDAC阵列上进行ISDM积分操作，因此需消耗额外的功耗用以重新建立余量。为使这一部分增加的功耗尽可能低，本发明采用DAS开关算法将由ADC1产生的数字码去控制产生DAC2下极板开关的切换信号，下面将结合图3(a)和图3(b)说明DAS开关算法的工作原理。
若已知高三位码B1、B2、B3为101，按照传统的逐位切换方式去切换高三位电容，则其余量建立曲线如图3(a)所示；按照DAS算法，由于已知B1、B2为10，则可跳过MSB位电容CMSB的切换而直接切换MSB-1位电容CMSB-1，其对应的余量建立曲线如图3(b)所示，因此DAS算法省去了不必要的开关切换同时实现了与传统逐位切换方式相同的余量建立，大大降低了DAC开关切换功耗。因此，当B1、B2为10或01时，可省去MSB位电容的切换；同样的，当B1、B3为10或01时，可省去MSB-1位电容CMSB-1的切换。为降低控制逻辑复杂性，本发明将此DAS算法应用在已知的B1～B3位码中，最多可同时省去高两位电容CMSB、CMSB-1的切换，而这两位电容值占整个DAC电容值的3/4，因此节约的能量是很可观的。如图4所示，是本发明中详细的B1至B3位码与切换方式的对应关系。
将DAS算法应用在DAC2(101)所产生的开关功耗由仿真图5给出，可以看到，monotonic、Vcm-based、Rahimi与本发明采用的DAS算法产生的功耗分别为255.5CV2ref、170.2V2ref、85.1V2ref和62.2V2ref，体现出了DAS算法的优势。
采用上述技术后，由图6给出的MATLAB仿真结果可知，本发明最终实现所改进ADC的SINAD、SFDR分别为73dB、78.4dBc，ENOB为11.83bit，实现了SAR incremental sigma-delta ADC的精度提升,证实了本发明在保证ADC整体性能的前提下实现了采样率的提高。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (2)

1.一种用于提高SAR-ISDM混合结构ADC采样率的实现电路，其特征在于，包括：模数转换器ADC1和ADC2、一个逻辑单元(104)及一个数字计数器(105)，所述模数转换器ADC1包括一个数模转换器DAC1(100)和一个时域比较器TDC1(102)，模数转换器ADC2包括一个数模转换器DAC2(101)和一个时域比较器TDC2(103)；其中，数模转换器DAC1(100)和DAC2(101)均由10位的电容阵列和一个Cisdm电容构成，时域比较器TDC1(102)和时域比较器TDC2(103)均由一对差分的VCDL单元和一个量化器构成；
所述数模转换器DAC1(100)的上极板连接时域比较器TDC1(102)中VCDL单元的输入端，下极板通过开关与输入信号Vin及参考电平Vdd、Vcm、Vss相连；所述数模转换器DAC2(101)的上极板连接时域比较器TDC2(103)中VCDL单元的输入端，下极板通过开关与输入信号Vin及参考电平Vdd、Vcm、Vss相连；所述时域比较器TDC1(102)的VCDL单元的输出端连接量化器的输入端，且量化器的转换控制信号输入端连接逻辑单元(104)的一个输出端，及量化器的输出端连接逻辑单元(104)的一个输入端；所述时域比较器TDC2(103)的VCDL单元的输出端连接量化器的输入端，且量化器的转换控制信号输入端连接逻辑单元(104)的一个输出端，及量化器的输出端连接逻辑单元(104)的另一个输入端；所述逻辑单元(104)的两个输出端分别连接数模转换器DAC1(100)、DAC2(101)的下极板开关，且逻辑单元(104)的另一个输出端连接数字计数器(105)的一个输入端；数字计数器(105)的另一个输入端连接时域比较器TDC2(103)中量化器的输出端，及数字计数器(105)的输出端输出四位二进制码并同逻辑单元(104)的另一个输出端输出的11位数字码拼码得到整体ADC的12位数字码；
其中，所述输入信号Vin通过下极板被采样到数模转换器DAC1(100)和DAC2(101)上，然后由数模转换器DAC1(100)、时域比较器TDC1(102)和逻辑单元(104)共同完成SAR转换，产生11位数字码bit_SAR[10:0]；
所述模数转换器ADC1转换得到11位数字码bit_SAR[10:0]后，将这11位数字码中的高3位bit_SAR[10:8]采用DAS算法去切换数模转换器DAC2(101)对应的高3位电容的下极板开关，将余下的8位码bit_SAR[7:0]直接打到数模转换器DAC2(101)上去切换余下8位电容的下极板开关；当11位数字码bit_SAR[10:0]控制数模转换器DAC2(101)完成余量建立后，数模转换器DAC2(101)上极板电压即为本次SAR转换得到的最终余量，也即ISDM操作的输入电压；此时，将模数转换器ADC1复位，准备下一次采样及转换；
将时域比较器TDC2(103)中的积分环路闭合，接着对数模转换器DAC2(101)上极板余量电压进行16次积分操作得到结果；
将所产生的16次积分操作结果送到数字计数器(105)中进行数字抽取滤波操作，数字计数器(105)产生4位二进制码Bit_ISDM[3:0],其中包括2bit级间冗余，与本次SAR转换得到的包含1位冗余的11位码Bit_SAR[10:0]拼在一起，得到和输出整体模数转换器ADC的12位数字码。
2.一种基于权利要求1所述用于提高SAR-ISDM混合结构ADC采样率的实现电路的方法，其特征在于，包括以下步骤：
步骤1、首先输入信号通过下极板被采样到数模转换器DAC1(100)和DAC2(101)上，然后由数模转换器DAC1(100)、时域比较器TDC1(102)和逻辑单元(104)共同完成SAR转换，产生11位数字码bit_SAR[10:0]；
步骤2、模数转换器ADC1转换得到11位数字码bit_SAR[10:0]后，将这11位数字码中的高3位bit_SAR[10:8]采用DAS算法去切换数模转换器DAC2(101)对应的高3位电容的下极板开关，将余下的8位码bit_SAR[7:0]直接打到数模转换器DAC2(101)上去切换余下8位电容的下极板开关；当11位数字码bit_SAR[10:0]控制数模转换器DAC2(101)完成余量建立后，数模转换器DAC2(101)上极板电压即为本次SAR转换得到的最终余量，也即ISDM操作的输入电压；此时，将模数转换器ADC1复位，准备下一次采样及转换；
步骤3、在步骤2完成后，将时域比较器TDC2(103)中的积分环路闭合，接着对数模转换器DAC2(101)上极板余量电压进行16次积分操作得到结果；
步骤4、将步骤3中产生的16次积分操作结果送到数字计数器(105)中进行数字抽取滤波操作，数字计数器(105)产生4位二进制码Bit_ISDM[3:0],其中包括2bit级间冗余，与本次SAR转换得到的包含1位冗余的11位码Bit_SAR[10:0]拼在一起，得到和输出整体模数转换器ADC的12位数字码。
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A 0.4V 13b 270kS/s SAR-ISDM ADC with an Opamp-Less Time-Domain Integrator;Sung-En Hsieh等;《2018 IEEE International Solid - State Circuits Conference - (ISSCC)》;20180312;第240-241页 *
A 0.4-V 13-bit 270-kS/s SAR-ISDM ADC With Opamp-Less Time-Domain Integrator;Sung-En Hsieh等;《IEEE JOURNAL OF SOLID-STATE CIRCUITS》;20190630;第54卷(第6期);第1648-1656页 *

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