CN110429059A - 半导体结构和半导体结构的形成方法 - Google Patents

半导体结构和半导体结构的形成方法 Download PDF

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Abstract

本申请公开了一种半导体结构的形成方法，该方法包括：在半导体衬底上形成第一栅极结构和第二栅极结构；在半导体衬底以及第一栅极结构和第二栅极结构的表面形成第一介电层；在第一介电层的表面形成第一层间介质层；在第一栅极结构和第二栅极结构之间形成第一开口，第一开口暴露所述第一介电层；在第一层间介质层的表面沉积第二层间介质层，其中，第二层间介质层填充第一开口的开口端的一部分；刻蚀第二层间介质层以形成第二开口，第二开口暴露第一开口；以及在第一开口和第二开口内填充金属材料以形成第一导线层。本申请还公开了一种半导体结构。

Description

半导体结构和半导体结构的形成方法
技术领域
本申请涉及半导体制造技术领域，具体地，涉及半导体结构及其形成方法。
背景技术
电路尺寸的缩小是半导体制造工艺中的常见挑战。电路尺寸的一个限制是后段制程(BEOL)金属间距。然而，BEOL金属间距主要取决于每代光刻性能，因此很难实现技术上的突破。
因此，需要一种在不改变BEOL金属间距的情况下减小电路尺寸的方法。
发明内容
在下文中给出了关于本申请的简要概述，以便提供关于本申请的某些方面的基本理解。应当理解，该部分并不意图确定本申请的关键或重要部分，也不是意图限定本申请的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
根据本申请的一个方面，提供了一种半导体结构的形成方法。所述方法包括：在半导体衬底上形成第一栅极结构和第二栅极结构；在所述半导体衬底以及所述第一栅极结构和所述第二栅极结构的表面形成第一介电层；在所述第一介电层的表面形成第一层间介质层；在所述第一栅极结构和所述第二栅极结构之间形成第一开口，所述第一开口暴露所述第一介电层；在所述第一层间介质层的表面沉积所述第二层间介质层，其中，所述第二层间介质层填充所述第一开口的开口端的一部分；刻蚀所述第二层间介质层以形成第二开口，所述第二开口暴露所述第一开口；以及在所述第一开口和所述第二开口内填充金属材料以形成第一导线层。
在一些实施例中，根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口还暴露所述第二栅极结构的端部。
在一些实施例中，所述第二开口的数量为多个，其中，每个所述第二开口都暴露所述第二栅极结构的端部。
在一些实施例中，所述半导体衬底的第一部分内形成有第一漏级和第二漏级，所述半导体衬底的第二部分内形成有第一源级和第二源级，所述第一部分位于所述第一栅极结构与所述第二栅极结构之间，所述第二部分与所述第一部分分别位于所述第一栅极结构的两侧。
在一些实施例中，所述第一开口从所述第一漏级的上方延伸至所述第二漏级的上方。
在一些实施例中，所述第一开口的数量为多个，其中，多个所述第一开口分别位于所述第一漏级的上方和所述第二漏级的上方。
在一些实施例中，所述第一栅极结构的一部分、所述第一源极和所述第一漏极构成PMOS器件，所述第一栅极结构的另一部分、所述第二源极和所述第二漏极构成NMOS器件。
在一些实施例中，所述半导体结构的形成方法还包括：刻蚀所述第一层间介质层、所述第二层间介质层和所述第一介电层以形成第三开口，所述第三开口暴露出所述第一栅极结构的端部；在所述第三开口内填充金属材料以形成第二导线层；在所述第二层间介质层和所述第一导线层的端部的表面形成第三导线层，所述第三导线层电连接至所述第一导线层；在所述第二层间介质层和所述第二导线层的端部的表面形成第四导线层，所述第四导线层电连接至所述第二导线层；在所述第二层间介质层的表面形成第二介电层；以及在所述第二介电层的表面形成第三层间介质层。
在一些实施例中，在所述第一栅极结构和所述第二栅极结构之间形成第一开口的步骤包括：在所述第一层间介质层上形成第一掩膜层，所述第一掩膜层定义所述第一开口的位置；刻蚀所述第一层间介质层至所述第一介电层以在所述第一栅极结构和所述第二栅极结构之间形成第一开口；以及去除所述第一掩膜层。
根据本申请的另一个方面，提供了一种半导体结构。所述半导体结构包括：半导体衬底；第一栅极结构和第二栅极结构，位于所述半导体衬底的表面；第一介电层，位于所述半导体衬底以及所述第一栅极结构和所述第二栅极结构的表面；第一层间介质层，位于所述第一介电层的表面；第二层间介质层，位于所述第一层间介质层的表面；以及第一导线层，至少部分位于所述第一栅极结构和所述第二栅极结构之间并与所述第一介电层连接。
在一些实施例中，所述第一导线层贯穿所述第一层间介质层和所述第二层间介质层。
在一些实施例中，所述第一导线层与所述第二栅极结构的端部电连接。
在一些实施例中，所述第一导线层的数量为多个，其中，每个所述第一导线层都与所述第二栅极结构的端部电连接。
在一些实施例中，所述半导体结构还包括：贯穿所述第二层间介质层、所述第一层间介质层以及所述第一介电层并与所述第一栅极结构的端部电连接的第二导线层；形成在所述第二层间介质层和所述第一导线层的端部的表面上的第三导线层；形成在所述第二层间介质层和所述第二导线层的端部的表面上的第四导线层；形成在所述第二层间介质层的表面上的第二介电层；以及形成在所述第二介电层的表面上的第三层间介质层。
在一些实施例中，所述半导体衬底的第一部分内形成有第一漏级和第二漏级，所述半导体衬底的第二部分内形成有第一源级和第二源级，所述第一部分位于所述第一栅极结构与所述第二栅极结构之间，所述第二部分与所述第一部分分别位于所述第一栅极结构的两侧。
在一些实施例中，所述第一导线层从所述第一漏级的上方延伸至所述第二漏级的上方。
在一些实施例中，所述第一栅极结构的一部分、所述第一源极和所述第一漏极构成PMOS器件，所述第一栅极结构的另一部分、所述第二源极和所述第二漏极构成NMOS器件。
附图说明
通过附图中所示的本发明的优选实施例的更具体说明，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中，相同的附图标记指示相同的部分。附图并未刻意按比例绘制，其仅用于示出本申请的主旨。在附图中：
图1A和图1B是现有技术的半导体结构的示意图。
图2A是根据本申请的一个实施例的半导体结构的示意图。
图2B是图2A所示半导体结构的沿虚线截取的剖视图。
图3A至图3K根据本申请的一个实施例的半导体结构的形成方法的过程示意图。
图4A是根据本申请的一个实施例的半导体结构的示意图。
图4B是图4A所示半导体结构的沿虚线截取的剖视图。
图5A至图5I根据本申请的一个实施例的半导体结构的形成方法的过程示意图。
具体实施方式
下面结合附图和实施例，对本申请的具体实施方式作进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
在下文中将结合附图对本申请的示范性实施方式进行描述。为了清楚和简明起见，在说明书中并未描述实际实施方式的所有特征。在此，还需要说明的一点是，为了避免因不必要的细节而模糊了本申请，在附图中仅仅示出了与根据本申请的方案密切相关的装置结构和/或处理步骤，而省略了与本申请关系不大的其他细节。
图1A和图1B是现有技术的半导体结构的示意图。例如，该半导体结构可以是CMOS反相器，其包括一个PMOS器件和一个NMOS器件。如图1B所示，作为输出的漏级的导电层通常形成在介质层上方，这使得电路的尺寸变大。
图2A是根据本申请的一个实施例的半导体结构的示意图。图2B是图2A所示半导体结构的沿虚线截取的剖视图。如图2A和2B所示，本申请的技术方案通过利用层间介质层空洞(ILD void)来构建导电层，使得无需在介质层上方进行短接，从而减小的电路的尺寸。如图2A所示，该半导体结构10包括PMOS器件20 和一个NMOS器件30，其中PMOS器件20包括栅极215、源极区216和漏级区214， NMOS器件30包括栅极315、源极区316和漏级区314。如图2A所示，栅极215和栅极315连接在一起，该连接处的触点用作CMOS反相器的输入。源极区216和源极区316分别连接至Vdd和Vss，漏级区214和漏级区314经由位于介质层空洞内的导电层彼此连接。在本实施例中，源极区216和源极区316均包括两个触点。在本实施例中，漏极区214和漏极区314均包括两个触点。在一些实施例中，源极区216和源极区316各自仅包括一个触点。在一些实施例中，漏极区214和漏极区 314各自仅包括一个触点。在一些实施例中，源极区216和源极区316各自可包括三个以上的触点。在一些实施例中，漏极区214和漏极区314各自可包括三个以上的触点。
图3A至图3K根据本申请的一个实施例的半导体结构的形成方法的过程示意图。所述示意图只是实例，其在此不应限制本发明保护的范围。
如图3A所示，提供半导体衬底100并在半导体衬底100上形成第一栅极结构 110和第二栅极结构120。在一些实施例中，源极区216和源极区316、漏级区214 和漏极区314均形成在半导体衬底100中。
在一些实施例中，半导体衬底100可以是单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以是绝缘体上硅(SOI)，或者还可以包括其它的材料，例如锑化锢、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。虽然在此描述了可以形成半导体衬底100的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。
在一些实施例中，第一栅极结构110可以包括栅极介质层(又称为栅极氧化层)、位于栅极介质层上的栅极115、以及位于栅极介质层和栅极两侧的侧壁间隔物117。在一些实施例中，可以在半导体衬底100表面生长栅极介质层，栅极介质层的生长方法可以是任何常规真空镀膜技术，比如原子层沉积(ALD)、物理气相淀积(PVD)、化学气相淀积(CVD)、等离子体增强型化学气相淀积 (PECVD)工艺。栅极介质层可以是氧化硅(SiO2)或氮氧化硅(SiNO)。在一些实施例中，可以利用PECVD或高密度等离子化学气相淀积(HDP-CVD)工艺在栅极介质层表面沉积多晶硅层，在多晶硅层表面形成一层氮化硅硬掩膜层后涂布光刻胶并图案化光刻胶以定义栅极的位置，随后利用光刻胶和氮化硅作为掩膜刻蚀所述多晶硅层形成栅极115，之后去除剩余的光刻胶和硬掩膜氮化硅。在一些实施例中，光刻胶的去除采用灰化工艺，硬掩膜氮化硅采用磷酸湿法去除。在一些实施例中，在栅极115侧壁表面生长一层氧化硅，接着，通过离子注入在半导体衬底100中形成源漏区的浅结和，然后在栅极115的两侧形成具有ON(氧化硅-氮化硅)结构的侧壁间隔物117。在一些实施例中，侧壁间隔物117包括低温氧化硅(LTO)层和氮化硅(SiN)层。在一些实施例中，侧壁间隔物117的形成过程为：首先在半导体衬底100和栅极115表面利用CVD工艺沉积 LTO层，然后利用高密度等离子化学气相淀积工艺(PECVD)在LTO表面再沉积氮化硅层，随后采用等离子刻蚀工艺刻蚀所述氧化层和氮化硅层形成侧壁间隔物。在接下来的工艺步骤中，可以向半导体衬底100注入杂质离子以形成源极区和漏极区。在一些实施例中，可以随后沉积氧化硅作为自对准阻挡层并在自对准阻挡层表面涂布光刻胶，通过显影、定影等光刻工艺图案化所述光刻胶。接着，以图案化的光刻胶作为掩膜刻蚀所述自对准阻挡层形成对应栅极、源极区和漏极区位置的开口，接着，利用物理溅射的方法沉积金属镍，经热退火处理后在栅极表层形成镍硅化物，并在源极区和漏极区表层形成源漏镍硅化物。
在一些实施例中，第二栅极结构120可以是虚拟(dummy)栅极结构。在一些实施例中，第二栅极结构120的结构可以与第一栅极结构110类似。在一些实施例中，可以不存在第二栅极结构120。在一些实施例中，第二栅极结构120可以在整个工艺完成之后去除。
如图3B所示，在半导体衬底100以及第一栅极结构110和第二栅极结构120的表面形成第一介电层130。在一些实施例中，第一介电层130为氮化硅层(SiN)，其可以通过沉积的方式形成。在一些实施例中，利用等离子增强化学气相淀积 (PECVD)工艺淀积氮化硅层，氮化硅层的材质可以为氮化硅(Si3N4)或氮氧化硅(SiON)，优选为含碳的氮化硅(NDC)，例如氮碳氧化硅(SiOCN)。在一些实施例中，氮化硅层可作为后续刻蚀连接孔的刻蚀停止层，同时还具有应力膜的作用。
如图3C所示，在第一介电层130的表面形成第一层间介质层140。在一些实施例中，第一层间介质层140为氧化硅(SiO2)，其可以通过沉积的方式形成。在一些实施例中，在沉积第一层间介质层140之后对其顶部进行平坦化。
如图3D所示，在第一栅极结构110和第二栅极结构120之间形成第一开口191，其中，第一开口191暴露第一介电层130。在本实施例中，第一开口191为长型开口，其从PMOS器件20的漏级区214的上方一直连续地延伸至NMOS器件 30的漏级区314的上方。在一些实施例中，在第一栅极结构110和第二栅极结构 120之间形成第一开口191的步骤可包括：在第一层间介质层140上形成第一掩膜层，该第一掩膜层定义第一开口191的位置；刻蚀第一层间介质层140至所述第一介电层130以在第一栅极结构110和第二栅极结构120之间形成第一开口191；以及去除第一掩膜层。在一些实施例中，可以在第一层间介质层140表面旋涂底部抗反射层(BARC)和光刻胶层，利用曝光、显影等光刻工艺将光刻胶图案化，以图案化的光刻胶为掩膜，采用干法刻蚀，例如反应离子刻蚀(RIE)工艺，刻蚀第一层间介质层140以形成第一开口191。在一些实施例中，刻蚀剂气体可以为SFe、CHF3、CF4、氯气、氧气、氮气、氦气以及其它惰性气体，例如氢气、氖气的混合气体。
如图3E所示，在第一层间介质层140的表面沉积第二层间介质层150，其中，第二层间介质层150可以填充第一开口191的开口端的一部分。在一些实施例中，第二层间介质层150封盖但不填充第一开口191。在一些实施例中，第一开口191 的宽度受第一栅极结构110和第二栅极结构120的间距限制。在一些实施例中，第一开口191的宽度受第一栅极结构110的侧壁间隔物和第二栅极结构120的的侧壁间隔物的大小限制。
如图3F所示，刻蚀第二层间介质层150以形成一个或多个第二开口192，其中，该一个或多个第二开口192暴露第一开口191。在一些实施例中，多个第二开口191可以分别位于漏级区214和漏级区314的上方。在一些实施例中，漏级区 214的上方可以存在两个第二开口192。在一些实施例中，漏级区314的上方可以存在两个第二开口192。在一些实施例中，可以刻蚀第二层间介质层150和第一层间介质层140以形成一个或多个第四开口194，第四开口194可以位于源极区 216的上方。在一些实施例中，可以刻蚀第二层间介质层150和第一层间介质层 140以形成一个或多个第五开口195，第五开口195可以位于源极区316的上方。在一些实施例中，可以第一开口191、第二开口192、第三开口193、第四开口194 或第五开口195的底部淀积金属黏附层，以有利于后续淀积的金属与金属硅化物之间形成良好的接触。在一些实施例中，金属黏附层的材料为钛，利用物理气相淀积工艺淀积形成。
如图3G所示，可以刻蚀第一层间介质层140、第二层间介质层150和第一介电层130以形成第三开口193，第三开口193暴露出第一栅极结构110的端部。
如图3H所示，在第一开口191和第二开口192内填充金属材料以形成第一导线层181。在一些实施例中，用于填充的金属材料为钨。在一些实施例中，可以利用物理气相淀积工艺或电镀工艺在开口中填充金属钨。在一些实施例中，可以向第四开口194和第五开口195内填充金属材料以形成相应的导线层。在两个第二开口192分别存在于漏级区214和漏级区314的上方的情况下，可以分别向这两个第二开口192填充金属，使得金属分别从漏级区214上方和漏级区314上方向二者中间汇聚，从而形成金属导线连接。在仅存在一个第二开口192的情况下，可以向该第二开口192填充金属，直至金属充满整个第一开口191。在一些实施例中，多个第一开口191贯穿第一介电层130以暴露位于半导体衬底100中的漏极区214和漏极区314，使得当金属充满多个第一开口191时，所形成的第一导线层 181分别与漏极区214和漏极区314电接触。在一些实施例中，可以向第四开口194 和第五开口195内填充金属材料以形成相应的导线层。在一些实施例中，第四开口194贯穿第一介电层130以暴露位于半导体衬底100中的源极区216，使得当金属充满第四开口194时，所形成的导线层分别与源极区216电接触。在一些实施例中，第五开口195贯穿第一介电层130以暴露位于半导体衬底100中的源极区 316，使得当金属充满第五开口195时，所形成的导线层分别与源极区316电接触。
如图3I所示，可以向第三开口193内填充金属材料以形成第二导线层182。
如图3J所示，可以在第二层间介质层150和第二导线层182的端部的表面上形成第四导线层184，其中，第四导线层184电连接至第二导线层182。在一些实施例中，可以在第二层间介质层150的表面上形成其他导线层以连接至位于所述第四开口194和第五开口195中的相应导线层。在一些实施例中，可以在第二层间介质层150的表面形成第二介电层160。在一些实施例中，可以在第二介电层160 的表面形成第三层间介质层170。
如图3K所示，在第二层间介质层150和第一导线层181的端部的表面上形成第三导线层183，其中第三导线层183电连接至第一导线层181。
在一些实施例中，上文参照图3A至图3K所描述的步骤的顺序仅为示例性的，其他顺序也落入本申请的保护范围。
回到图2A，本申请提供了一种半导体结构10，其包括半导体衬底100、位于半导体衬底100的表面上的第一栅极结构110和第二栅极结构120、位于半导体衬底100以及第一栅极结构110和第二栅极结构120的表面上的第一介电层130、位于第一介电层130的表面上的第一层间介质层140、位于第一层间介质层140的表面上的第二层间介质层150、以及第一导线层181，其中，第一导线层181的一部分位于第一栅极结构110和第二栅极结构120之间的第一层间介质层140内，第一导线层181的另一部分延伸穿过第二层间介质层150。在一些实施例中，第一导线层181从漏级214的上方延伸至漏级314的上方。在一些实施例中，第一导线层 181的底部接触第一介电层130。在一些实施例中，半导体结构10还包括第二导线层182，第二导线层182贯穿第二层间介质层150、第一层间介质层140以及第一介电层130，并与第一栅极结构110的端部电连接。在一些实施例中，半导体结构10还包括形成在第二层间介质层150和第一导线层181的端部的表面上的第三导线层183。在一些实施例中，半导体结构10还包括形成在第二层间介质层150 和第二导线层182的端部的表面上的第四导线层184。在一些实施例中，半导体结构10还包括形成在第二层间介质层150的表面第二介电层160。在一些实施例中，半导体结构10还包括形成在第二介电层160的表面上的第三层间介质层170。
图4A是根据本申请的一个实施例的半导体结构的示意图。图4B是图4A所示半导体结构的沿虚线截取的剖视图。如图4A所示，该半导体结构10包括PMOS 器件20和一个NMOS器件30，其中PMOS器件20包括栅极215、源极区216和漏级区214，NMOS器件30包括栅极315、源极区316和漏级区314。如图4A所示，栅极215和栅极315的触点均连接至第二栅极结构120，以第二栅极结构120作为桥梁导线来实现短接。在该实施例中，第二栅极结构120为虚拟栅极(Dummy Gate)。源极区216和源极区316分别连接至Vdd和Vss，漏级区214和漏级区314经由位于介质层空洞内的导电层彼此连接。在本实施例中，源极区216和源极区316均包括两个触点。在本实施例中，漏极区214和漏极区314均包括两个触点。
图5A至图5I根据本申请的一个实施例的半导体结构的形成方法的过程示意图。所述示意图只是实例，其在此不应限制本发明保护的范围。由于图5A至图5I所述的实施例的部分结构上与图3A至图3K所示的实施例有相同或相似之处，在下文中，这些相同或相似的部分将不再赘述。
如图5A所示，提供半导体衬底100并在半导体衬底100上形成第一栅极结构 110和第二栅极结构120。
如图5B所示，在半导体衬底100以及第一栅极结构110和第二栅极结构120的表面形成第一介电层130。
如图5C所示，在第一介电层130的表面形成第一层间介质层140。
如图5D所示，在第一栅极结构110和第二栅极结构120之间形成多个第一开口191，其中，多个第一开口191暴露第一介电层130。在本实施例中，多个第一开口191分别位于漏级区314的上方和漏级区214的上方。在一些实施例中，漏级区314上方可以存在两个第一开口191。在一些实施例中，漏级区214上方可以存在两个第一开口191。在一些实施例中，在第一栅极结构110和第二栅极结构120 之间形成多个第一开口191的步骤可包括：在第一层间介质层140上形成第一掩膜层，该第一掩膜层定义多个第一开口191的位置；刻蚀第一层间介质层140至所述第一介电层130以在第一栅极结构110和第二栅极结构120之间形成多个第一开口191；以及去除第一掩膜层。
如图5E所示，在第一层间介质层140的表面沉积第二层间介质层150，其中，第二层间介质层150可以填充多个第一开口191的开口端的一部分。在一些实施例中，第二层间介质层150封盖但不填充多个第一开口191。
如图5F所示，刻蚀第二层间介质层150、第一层间介质层140和第一介电层 130以形成多个第二开口192，使得多个第二开口192中的每一个都暴露多个第一开口191之一以及第二栅极结构120的端部。在一些实施例中，多个第二开口192 与多个第一开口191一一对应并联通。在一些实施例中，多个第二开口192中的每一个都同时暴露与其相对应的第一开口191以及第二栅极结构120的端部。在一些实施例中，一个第二开口192可以同时暴露多个第一开口191。在一些实施例中，可以刻蚀第一层间介质层140、第二层间介质层150和第一介电层130以形成第三开口193，第三开口193暴露出第一栅极结构110的端部。
如图5G示出了第二开口192和第一开口191的另一种组合方式。
如图5H所示，分别在多个第一开口191和多个第二开口192内填充金属材料以形成多个第一导线层181。在一些实施例中，可以向第三开口193内填充金属材料以形成第二导线层182。在一些实施例中，多个第一开口191贯穿第一介电层130以暴露位于半导体衬底100中的漏极区214和漏极区314，使得当金属充满多个第一开口191时，所形成的多个第一导线层181分别与漏极区214和漏极区 314电接触。在一些实施例中，可以向第四开口194和第五开口195内填充金属材料以形成相应的导线层。在一些实施例中，第四开口194贯穿第一介电层130以暴露位于半导体衬底100中的源极区216，使得当金属充满第四开口194时，所形成的导线层分别与源极区216电接触。在一些实施例中，第五开口195贯穿第一介电层130以暴露位于半导体衬底100中的源极区316，使得当金属充满第五开口 195时，所形成的导线层分别与源极区316电接触。
如图5I所示，在第二层间介质层150和第一导线层181的端部的表面上形成第三导线层183，其中第三导线层183电连接至第一导线层181。在一些实施例中，可以在第二层间介质层150和第二导线层182的端部的表面上形成第四导线层 184，其中，第四导线层184电连接至第二导线层182。在一些实施例中，可以在第二层间介质层150的表面形成第二介电层160。在一些实施例中，可以在第二介电层160的表面形成第三层间介质层170。
在一些实施例中，上文参照图5A至图5I所描述的步骤的顺序仅为示例性的，其他顺序也落入本申请的保护范围。
回到图4A，本申请提供了一种半导体结构10，其包括半导体衬底100、位于半导体衬底100的表面上的第一栅极结构110和第二栅极结构120、位于半导体衬底100以及第一栅极结构110和第二栅极结构120的表面上的第一介电层130、位于第一介电层130的表面上的第一层间介质层140、位于第一层间介质层140的表面上的第二层间介质层150、以及多个第一导线层181，其中，多个第一导线层181贯穿第二层间介质层160、第一层间介质层140以及第一介电层130，多个第一导线层181中的每一个与第二栅极结构120的端部电连接并在第一栅极结构 110与第二栅极结构120之间与第一介电层130接触。在一些实施例中，多个第一导线层181分别位于漏级214的上方和漏级314的上方。在一些实施例中，第一导线层181的底部接触第一介电层130。在一些实施例中，半导体结构10还包括第二导线层182，第二导线层182贯穿第二层间介质层150、第一层间介质层140以及第一介电层130，并与第一栅极结构110的端部电连接。在一些实施例中，半导体结构10还包括形成在第二层间介质层150和多个第一导线层181的端部的表面上的第三导线层183。在一些实施例中，半导体结构10还包括形成在第二层间介质层150和第二导线层182的端部的表面上的第四导线层184。在一些实施例中，半导体结构10还包括形成在第二层间介质层150的表面第二介电层160。在一些实施例中，半导体结构10还包括形成在第二介电层160的表面上的第三层间介质层170。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本公开提出，并且在本公开的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或一个以上的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″和/或″包括着″，在此使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或一个以上其他特征、整体、步骤、操作、元件、组件和/或它们的组。当在本说明书中使用时，术语″物体在另一个物体上″的意思可以是该物体直接与另一个相邻(之上或者之下)，也可以指该物体与另一个物体间接相邻(即二者之间还隔了一些物质)；术语″物体在另一个物体内″意思可以是该物体全部在另一个物体里面，也可以是该物体部分位于另一个物体里面。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本发明的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标志符在整个说明书中表示相同的元件。
此外，通过参考作为理想化的示例性图示的截面图示和/或平面图示来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
另外，本公开的实施方式还可以包括以下示例性示例(EE)。
EE1.一种半导体结构的形成方法，其特征在于，包括：
在半导体衬底上形成第一栅极结构和第二栅极结构；
在所述半导体衬底以及所述第一栅极结构和所述第二栅极结构的表面形成第一介电层；
在所述第一介电层的表面形成第一层间介质层；
在所述第一栅极结构和所述第二栅极结构之间形成第一开口，所述第一开口暴露所述第一介电层；
在所述第一层间介质层的表面沉积所述第二层间介质层，其中，所述第二层间介质层填充所述第一开口的开口端的一部分；
刻蚀所述第二层间介质层以形成第二开口，所述第二开口暴露所述第一开口；以及
在所述第一开口和所述第二开口内填充金属材料以形成第一导线层。
EE2.根据EE1所述的半导体结构的形成方法，其特征在于，所述第二开口还暴露所述第二栅极结构的端部。
EE3.根据EE1所述的半导体结构的形成方法，其特征在于，所述第二开口的数量为多个，其中，每个所述第二开口都暴露所述第二栅极结构的端部。
EE4.根据EE1所述的半导体结构的形成方法，其特征在于，所述半导体衬底的第一部分内形成有第一漏级和第二漏级，所述半导体衬底的第二部分内形成有第一源级和第二源级，所述第一部分位于所述第一栅极结构与所述第二栅极结构之间，所述第二部分与所述第一部分分别位于所述第一栅极结构的两侧。
EE5.根据EE4所述的半导体结构的形成方法，其特征在于，所述第一开口从所述第一漏级的上方延伸至所述第二漏级的上方。
EE6.根据权利要4所述的半导体结构的形成方法，其特征在于，所述第一开口的数量为多个，其中，多个所述第一开口分别位于所述第一漏级的上方和所述第二漏级的上方。
EE7.根据EE4所述的半导体结构的形成方法，其特征在于，
所述第一栅极结构的一部分、所述第一源极和所述第一漏极构成PMOS器件，所述第一栅极结构的另一部分、所述第二源极和所述第二漏极构成NMOS 器件。
EE8.根据EE1所述半导体结构的形成方法，其特征在于，还包括：
刻蚀所述第一层间介质层、所述第二层间介质层和所述第一介电层以形成第三开口，所述第三开口暴露出所述第一栅极结构的端部；
在所述第三开口内填充金属材料以形成第二导线层；
在所述第二层间介质层和所述第一导线层的端部的表面形成第三导线层，所述第三导线层电连接至所述第一导线层；
在所述第二层间介质层和所述第二导线层的端部的表面形成第四导线层，所述第四导线层电连接至所述第二导线层；
在所述第二层间介质层的表面形成第二介电层；以及
在所述第二介电层的表面形成第三层间介质层。
EE9.根据EE1所述半导体结构的形成方法，其特征在于，在所述第一栅极结构和所述第二栅极结构之间形成第一开口的步骤包括：
在所述第一层间介质层上形成第一掩膜层，所述第一掩膜层定义所述第一开口的位置；
刻蚀所述第一层间介质层至所述第一介电层以在所述第一栅极结构和所述第二栅极结构之间形成第一开口；以及
去除所述第一掩膜层。
EE10.一种半导体结构，包括：
半导体衬底；
第一栅极结构和第二栅极结构，位于所述半导体衬底的表面；
第一介电层，位于所述半导体衬底以及所述第一栅极结构和所述第二栅极结构的表面；
第一层间介质层，位于所述第一介电层的表面；
第二层间介质层，位于所述第一层间介质层的表面；以及
第一导线层，至少部分位于所述第一栅极结构和所述第二栅极结构之间并与所述第一介电层连接。
EE11.根据EE10所述的半导体结构，其特征在于，所述第一导线层贯穿所述第一层间介质层和所述第二层间介质层。
EE12.根据EE10所述的半导体结构，其特征在于，所述第一导线层与所述第二栅极结构的端部电连接。
EE13.根据EE10所述的半导体结构，其特征在于，所述第一导线层的数量为多个，其中，每个所述第一导线层都与所述第二栅极结构的端部电连接。
EE14.根据EE10所述的半导体结构，其特征在于，所述半导体结构还包括：
贯穿所述第二层间介质层、所述第一层间介质层以及所述第一介电层并与所述第一栅极结构的端部电连接的第二导线层；
形成在所述第二层间介质层和所述第一导线层的端部的表面上的第三导线层；
形成在所述第二层间介质层和所述第二导线层的端部的表面上的第四导线层；
形成在所述第二层间介质层的表面上的第二介电层；以及
形成在所述第二介电层的表面上的第三层间介质层。
EE15.根据EE10所述的半导体结构，其特征在于，所述半导体衬底的第一部分内形成有第一漏级和第二漏级，所述半导体衬底的第二部分内形成有第一源级和第二源级，所述第一部分位于所述第一栅极结构与所述第二栅极结构之间，所述第二部分与所述第一部分分别位于所述第一栅极结构的两侧。
EE16.根据EE15所述的半导体结构，其特征在于，所述第一导线层从所述第一漏级的上方延伸至所述第二漏级的上方。
EE17.根据EE15所述的半导体结构，其特征在于，
所述第一栅极结构的一部分、所述第一源极和所述第一漏极构成PMOS器件，所述第一栅极结构的另一部分、所述第二源极和所述第二漏极构成NMOS 器件。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
在半导体衬底上形成第一栅极结构和第二栅极结构；
在所述半导体衬底以及所述第一栅极结构和所述第二栅极结构的表面形成第一介电层；
在所述第一介电层的表面形成第一层间介质层；
在所述第一栅极结构和所述第二栅极结构之间形成第一开口，所述第一开口暴露所述第一介电层；
在所述第一层间介质层的表面沉积所述第二层间介质层，其中，所述第二层间介质层填充所述第一开口的开口端的一部分；
刻蚀所述第二层间介质层以形成第二开口，所述第二开口暴露所述第一开口；以及
在所述第一开口和所述第二开口内填充金属材料以形成第一导线层。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口还暴露所述第二栅极结构的端部。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口的数量为多个，其中，每个所述第二开口都暴露所述第二栅极结构的端部。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底的第一部分内形成有第一漏级和第二漏级，所述半导体衬底的第二部分内形成有第一源级和第二源级，所述第一部分位于所述第一栅极结构与所述第二栅极结构之间，所述第二部分与所述第一部分分别位于所述第一栅极结构的两侧。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述第一开口从所述第一漏级的上方延伸至所述第二漏级的上方。
6.根据权利要4所述的半导体结构的形成方法，其特征在于，所述第一开口的数量为多个，其中，多个所述第一开口分别位于所述第一漏级的上方和所述第二漏级的上方。
7.根据权利要求4所述的半导体结构的形成方法，其特征在于，
所述第一栅极结构的一部分、所述第一源极和所述第一漏极构成PMOS器件，所述第一栅极结构的另一部分、所述第二源极和所述第二漏极构成NMOS器件。
8.根据权利要求1所述半导体结构的形成方法，其特征在于，还包括：
刻蚀所述第一层间介质层、所述第二层间介质层和所述第一介电层以形成第三开口，所述第三开口暴露出所述第一栅极结构的端部；
在所述第三开口内填充金属材料以形成第二导线层；
在所述第二层间介质层和所述第一导线层的端部的表面形成第三导线层，所述第三导线层电连接至所述第一导线层；
在所述第二层间介质层和所述第二导线层的端部的表面形成第四导线层，所述第四导线层电连接至所述第二导线层；
在所述第二层间介质层的表面形成第二介电层；以及
在所述第二介电层的表面形成第三层间介质层。
9.根据权利要求1所述半导体结构的形成方法，其特征在于，在所述第一栅极结构和所述第二栅极结构之间形成第一开口的步骤包括：
在所述第一层间介质层上形成第一掩膜层，所述第一掩膜层定义所述第一开口的位置；
刻蚀所述第一层间介质层至所述第一介电层以在所述第一栅极结构和所述第二栅极结构之间形成第一开口；以及
去除所述第一掩膜层。
10.一种半导体结构，包括：
半导体衬底；
第一栅极结构和第二栅极结构，位于所述半导体衬底的表面；
第一介电层，位于所述半导体衬底以及所述第一栅极结构和所述第二栅极结构的表面；
第一层间介质层，位于所述第一介电层的表面；
第二层间介质层，位于所述第一层间介质层的表面；以及
第一导线层，至少部分位于所述第一栅极结构和所述第二栅极结构之间并与所述第一介电层连接。
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