CN110416069A - 用于euv光刻掩模的薄膜及其制造方法 - Google Patents

用于euv光刻掩模的薄膜及其制造方法 Download PDF

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Abstract

本公开涉及用于EUV光刻掩模的薄膜及其制造方法。一种用于EUV光掩模的薄膜包括基膜层、设置在所述基膜层上方的核心层、以及设置在所述核心层上方的一个或多个金属层。

Description

用于EUV光刻掩模的薄膜及其制造方法
技术领域
本公开涉及用于极紫外(EUV)光刻光掩模的薄膜及其制造方法。
背景技术
薄膜是在粘合在光掩模的一侧上的框架上延展的一种薄的透明膜以保护光掩模免受损坏、灰尘和/或湿气。在EUV光刻中，通常需要在EUV波长区域中具有高透明度、具有高机械强度和具有低热膨胀的薄膜。
发明内容
根据本公开的实施例，提供了一种用于EUV光掩模的薄膜，所述薄膜在波长为13.5nm的情况下，具有高于85％的EUV透射率和低于0.25％的EUV反射率。
根据本公开的另一实施例，提供了一种用于EUV光掩模的薄膜，包括：基膜层；设置在所述基膜层上方的核心层；以及设置在所述核心层上方的一个或多个金属层。
根据本公开的又一实施例，提供了一种用于EUV光掩模的薄膜，包括：基膜层；以及直接设置在所述基膜层上的一个或多个金属层。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应当注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。
图1示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图2示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图3示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图4示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图5示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图6示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图7示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图8示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图9示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图10示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图11示出了根据本公开的实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图12示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图13示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图14示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图15示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图16示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图17示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图18示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图19示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图20示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图21示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图22示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图23示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图24示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图25示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图26示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图27示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图28示出了根据本公开的另一实施例的制造用于EUV光掩模的薄膜的各个阶段之一的横截面图。
图29示出了根据本公开的另一实施例的用于EUV光掩模的薄膜的横截面图。
图30示出了示出根据本公开的实施例的附接到EUV光掩模的薄膜的横截面图。
具体实施方式
应理解，下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体实施例或示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，元件的尺寸不限于所公开的范围或值，而可以取决于器件的工艺条件和/或期望属性。此外，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种特征。在附图中，为了简化，可以省略一些层/特征。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。器件可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。此外，术语“由......构成”可以表示“包括”或“由......组成”。此外，在以下制造工艺中，在所描述的操作之间可以存在一个或多个附加操作，并且可以改变操作的顺序。在本公开中，短语“A、B和C中的至少一个”表示A、B、C、A+B、A+C、B+C、或A+B+C中的任一个，并且不表示一个来自A、一个来自B、一个来自C，除非另有说明。
薄膜是在粘合在光掩模的一侧上的框架上延展的一种薄的透明膜并且保护光掩模免受颗粒、灰尘、损坏和/或污染物。薄膜通常需要较高的透明度和较低的反射率。在UV或DUV光刻中，薄膜由透明树脂膜组成。然而，在EUV光刻中，基于树脂的膜不合适，并且使用非有机材料，例如多晶硅、硅化物或石墨。
在本公开中，用于EUV光掩模的薄膜具有各种电介质、半导体和/或金属材料的堆叠结构，以增强EUV透射率、降低EUV反射、提高机械强度和/或改进热性能。具体地，根据本公开的薄膜在一些实施例中具有高于约85％的EUV透射率，在其他实施例中高于约87％，并且在一些实施例中具有低于约0.25％的EUV反射率，在其他实施例中低于约0.10％。
图1-11示出了根据本公开的实施例的用于EUV光掩模的薄膜的连续制造操作。要理解的是，可以在图1-11所示的工艺之前、期间和之后提供附加的操作，并且以下所述的一些操作可以被替换或消除，以获得该方法的附加实施例。操作/过程的顺序是可互换的。
如图1所示，制备衬底10，例如Si晶圆。在一些实施例中，衬底10的厚度在约500μm到约1000μm的范围内。
在衬底10上形成基膜层20，如图2所示。在随后的衬底刻蚀操作中，基膜层20起到刻蚀停止层的作用。基膜层20包括一层或多层半导体材料，例如SiC、SiGe、SiCN、Ge或电介质材料，例如氧化硅、氮化硅和氮氧化硅、或任何其他适合的材料。在一些实施例中，在衬底10上外延形成SiC。在其他实施例中，基膜层20可以是非晶或多晶SiC、SiGe或Ge层。在某些实施例中，基膜层20是氮化硅。在一些实施例中，基膜层的厚度在约0.5nm到约40nm的范围内，并且在其他实施例中，其厚度在约1nm到约20nm的范围内。基膜层20可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)和任何其他适合的膜形成方法形成。
在形成基膜层20之后，在基膜层20上方形成核心层30，如图3所示。核心层30包括一层或多层半导体材料(例如Si、SiC、SiGe)、金属合金(例如硅化物(WSi、NiSi、TiSi、CoSi、MoSi等))或电介质材料(例如氮化硅)。半导体材料可以是单晶、多晶或非晶的。在某些实施例中，在SiC基膜层上外延形成Si层。在其他实施例中，多晶硅或非晶硅用作核心层30。在一些实施例中，核心层30的厚度在约10nm到约50nm的范围内，并且在其他实施例中，其在约20nm到约40nm的范围内。核心层30可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。在某些实施例中，不形成核心层30。在这种情况下，在一些实施例中，基膜层20的厚度在约10nm到约30nm的范围内。
然后，在核心层30上方形成覆盖层40，如图4所示。如果未形成核心层30，则在基膜层20上方形成覆盖层40。在一些实施例中，覆盖层40包括一层或多层氮化硅、SiC或SiCN。在其它实施例中，覆盖层40是通过在Si核心层中植入杂质形成的。杂质可以是硼、磷和/或砷。在一些实施例中，杂质的剂量量在约1017-1020离子/cm-2的范围内。在一些实施例中，覆盖层40的厚度在约0.5nm到约10nm的范围内，并且在其他实施例中，其在约1nm到约5nm的范围内。覆盖层40可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。在某些实施例中，不形成覆盖层40。
接下来，如图5所示，在覆盖层40上方形成保护层50。如果未形成覆盖层40和/或核心层30，则在核心层30或基膜层20上方形成第一保护层50。保护层50包括一层或多层电介质材料，例如氧化硅、氮化硅和氮氧化硅。在某些实施例中，使用氧化硅。在一些实施例中，保护层50的厚度在约100nm到约10μm的范围内。保护层50可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。在一些实施例中，第一保护层50包括一层或多层基于金属的材料，例如Al、Cu、Ta、Ti、Co、Fe、Ni、TaN或TiN以及它们的合金。在一些实施例中，第一保护层50还可以是金属氧化物、金属氮化物，例如SiN、SiO或SiON。在一些实施例中，具有不同材料的多层用作第一保护层50。
接下来，如图6所示，在衬底10的背侧上方形成硬掩模层70。硬掩模层70包括一层或多层电介质材料，例如氧化硅、氮化硅和氮氧化硅。在某些实施例中，使用氮化硅。在一些实施例中，硬掩模层70的厚度在约100nm到约1000nm的范围内，并且在其他实施例中，其在约200nm到约500nm的范围内。硬掩模层70可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。
然后，在硬掩模层70上形成光致抗蚀剂层80，如图7所示。在一些实施例中，光致抗蚀剂层80的厚度在约1μm到约3μm的范围内，执行一个或多个光刻操作以对光致抗蚀剂层80进行图案化，并且随后，通过一个或多个刻蚀操作对硬掩模层70进行图案化以形成第一开口90，如图8所示。通过适合的抗蚀剂去除操作去除光致抗蚀剂层80。
然后，刻蚀衬底10以形成第二开口95，如图9所示。在一些实施例中，执行使用KOH、TMAH(四甲基氢氧化铵)或EDP(乙二胺邻苯二酚)的湿法刻蚀以刻蚀Si衬底10。还可以通过使用混合有N2和/或O2气体的SF6、CF4和Cl2气体中的一种或多种的干法刻蚀工艺来刻蚀衬底10。在一些实施例中，刻蚀第一开口90下方的衬底以暴露基膜层20。通过该刻蚀操作，薄膜的框架结构由衬底10的一部分和硬掩模层70的一部分形成。
然后，通过一个或多个刻蚀操作去除第一保护层50，如图10所示。在一些实施例中，使用湿法刻蚀操作。
接下来，如图11所示，在覆盖层40上方形成一个或多个金属层120和130。在一些实施例中，第一金属层120包括Mo、Zr、Nb、B和Ti、Ru或其他适合材料的层。在一些实施例中，第二金属层130包括Ru层。在一些实施例中，使用在Mo层120上形成的Ru层130。在其它实施例中，使用在Zr层120上形成的Ru层130。在某些实施例中，仅在覆盖层40上形成Zr层。在某些实施例中，仅在覆盖层40上形成Ru层。在一些实施例中，第一金属层120的厚度大于第二金属层130的厚度。在一些实施例中，第一金属层120和第二金属层130的厚度在约0.5nm到约20nm的范围内，并且在其他实施例中，其在约1nm到约10nm的范围内。在一些实施例中，第二金属层130比第一金属层120薄。第一金属层120和第二金属层130分别可以通过CVD、PVD、ALD、电镀和任何其他适合的膜形成方法形成。在某些实施例中，任何或所有金属层进一步形成在第二开口95的内壁上。在一些实施例中，薄膜的所有层都是固体和非多孔层。在某些实施例中，薄膜的所有层都是无机的。
图12-22示出了根据本公开的实施例的用于EUV光掩模的薄膜的连续制造操作。要理解的是，可以在图12-22所示的工艺之前、期间和之后提供附加的操作，并且以下所述的一些操作可以被替换或消除，以获得该方法的附加实施例。操作/过程的顺序是可互换的。与针对图1-11所解释的那些相同或相似的材料、配置、尺寸、结构、条件和操作可以用于以下实施例中，并且可以省略一些解释。类似地，与针对图12-22所解释的那些相同或相似的材料、配置、尺寸、结构、条件和操作可以用于以下实施例中。
如图12所示，制备衬底10，例如Si晶圆。在一些实施例中，衬底10的厚度在约500μm到约1000μm的范围内。
在衬底10上，形成基膜层20作为刻蚀停止层，如图13所示。在随后的衬底刻蚀操作中，基膜层20起刻蚀停止层的作用。基膜层20包括一层或多层半导体材料，例如SiC、SiGe、Ge或电介质材料，例如氧化硅、氮化硅和氮氧化硅，或任何其他适合材料。在一些实施例中，在衬底10上外延形成SiC。在其他实施例中，基膜层20可以是非晶或多晶SiC、SiGe或Ge层。在某些实施例中，基膜层20是氮化硅。在一些实施例中，基膜层的厚度在约0.5nm到约40nm的范围内，并且在其他实施例中，其在约1nm到约20nm的范围内。基膜层20可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)和任何其他适合的膜形成方法形成。
在形成基膜层20之后，在基膜层20上方形成核心层30，如图14所示。核心层30包括一层或多层半导体材料(例如Si、SiC、SiGe)、金属合金(例如硅化物(WSi、NiSi、TiSi、CoSi、MoSi等))或电介质材料(例如氮化硅)。半导体材料可以是单晶、多晶或非晶的。在某些实施例中，在SiC基膜层上外延形成Si层。在其他实施例中，多晶硅或非晶硅用作核心层30。在一些实施例中，核心层30的厚度在约10nm到约50nm的范围内，并且在其他实施例中，其在约20nm到约40nm的范围内。核心层30可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。在某些实施例中，不形成核心层30。在这种情况下，在一些实施例中，基膜层20的厚度在约10nm到约30nm的范围内。
然后，在核心层30上方形成覆盖层40，如图15所示。如果未形成核心层30，则在基膜层20上方形成覆盖层40。在一些实施例中，覆盖层40包括一层或多层氮化硅和SiC。在其它实施例中，覆盖层40是通过在Si核心层中植入杂质形成的。杂质可以是硼、磷和/或砷。在一些实施例中，覆盖层40的厚度在约0.5nm到约10nm的范围内，并且在其他实施例中，其在约1nm到约5nm的范围内。覆盖层40可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。在某些实施例中，不形成覆盖层40。
接下来，如图16所示，在覆盖层40上方形成一个或多个金属层120和130。如果未形成覆盖层40和/或核心层30，则在核心层30或基膜层20上方形成金属层。在一些实施例中，第一金属层120包括Mo、Zr、Nb和Ti、B或其他适合材料的层。在一些实施例中，第二金属层130包括Ru层。在一些实施例中，使用在Mo层120上形成的Ru层130。在其它实施例中，使用在Zr层120上形成的Ru层130。在某些实施例中，仅在覆盖层40上形成Zr层。在某些实施例中，仅在覆盖层40上形成Ru层。在一些实施例中，第一金属层120的厚度大于第二金属层130的厚度。在一些实施例中，第一金属层120和第二金属层130中的每一个的厚度在约0.5nm到约20nm的范围内，并且在其他实施例中，其在约1nm到约10nm的范围内。在一些实施例中，第二金属层130比第一金属层120薄。第一金属层120和第二金属层130分别可以通过CVD、PVD、ALD、电镀和任何其他适合的膜形成方法形成。
接下来，如图17所示，在金属层120、130上方形成保护层50。保护层50包括一层或多层电介质材料，例如氧化硅、氮化硅和氮氧化硅。在某些实施例中，使用氧化硅。在其他实施例中，使用在氧化硅上形成的氮化硅堆叠层。在一些实施例中，第一保护层50的厚度在约500nm到约10μm的范围内。第一保护层50可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。第一保护层50可以是基于金属的材料，例如Al、Cu、Ta、Ti、Ni、Co、Fe、TaN或TiN及其合金。在一些实施例中，第一保护层可以是金属氧化物、金属氮化物，例如SiN、SiO或SiON。
接下来，如图18所示，在衬底10的背侧上方形成硬掩模层70。硬掩模层70包括一层或多层电介质材料，例如氧化硅、氮化硅和氮氧化硅。在某些实施例中，使用氮化硅。在一些实施例中，硬掩模层70的厚度在约100nm到约1000nm的范围内，并且在其他实施例中，其在约200nm到约500nm的范围内。硬掩模层70可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。
然后，在硬掩模层80上形成光致抗蚀剂层80，如图19所示。在一些实施例中，光致抗蚀剂层80的厚度在约1μm到约3μm的范围内，执行一个或多个光刻操作以对光致抗蚀剂层80进行图案化，并且随后通过一个或多个刻蚀操作对硬掩模层70进行图案化以形成第一开口90，如图20所示。通过适合的抗蚀剂去除操作来去除光致抗蚀剂层80。
然后，刻蚀衬底10以形成第二开口95，如图21所示。在一些实施例中，执行使用KOH、TMAH或EDP的湿法刻蚀以刻蚀Si衬底10。还可以使用混合有N2和/或O2气体的SF6、CF4和Cl2气体中的一种或多种进行干法刻蚀来刻蚀衬底。在一些实施例中，刻蚀第一开口90下方的衬底以暴露基膜层20。通过该刻蚀操作，薄膜的框架结构由衬底10的一部分和硬掩模层70的一部分形成。
然后，通过一个或多个刻蚀操作去除保护层50，如图22所示。在一些实施例中，使用湿法刻蚀操作。在一些实施例中，使用湿法刻蚀操作。在一些实施例中，薄膜的所有层都是固体和非多孔层。在某些实施例中，薄膜的所有层都是无机的。
图23-28示出了根据本公开的实施例的用于EUV光掩模的薄膜的连续制造操作。要理解的是，可以在图23-28所示的工艺之前、期间和之后提供附加的操作，并且以下所述的一些操作可以被替换或消除，以获得该方法的附加实施例。操作/过程的顺序是可互换的。与针对图1-22所解释的那些相同或相似的材料、配置、尺寸、结构、条件和操作可以用于以下实施例中，并且可以省略一些解释。类似地，与针对图23-28所解释的那些相同或相似的材料、配置、尺寸、结构、条件和操作可以用于以下实施例中。
制备衬底10，例如Si晶圆。在一些实施例中，衬底10的厚度在约500μm到约1000μm的范围内。在衬底10上，形成基膜层20作为刻蚀停止层，如图23所示。在随后的衬底刻蚀操作中，基膜层20起到刻蚀停止层的作用。基膜层20包括一或多层半导体材料，例如SiC、SiGe、Ge或电介质材料，例如氧化硅、氮化硅和氮氧化硅，或任何其他适合的材料。在一些实施例中，在衬底10上外延形成SiC。在其他实施例中，基膜层20可以是非晶或多晶SiC、SiGe或Ge层。在某些实施例中，基膜层20是氮化硅。在一些实施例中，基膜层的厚度在约0.5nm到约40nm的范围内，并且在其他实施例中，其在约1nm到约20nm的范围内。基膜层20可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)和任何其他适合的膜形成方法形成。
接下来，如图24所示，在基膜层20上方形成一个或多个金属层120和130。在一些实施例中，第一金属层120包括Mo、Zr、Nb、B和Ti、Ru或其他适合材料的层。在一些实施例中，第二金属层130包括Ru层。在一些实施例中，使用在Mo层120上形成的Ru层130。在其它实施例中，使用在Zr层120上形成的Ru层130。在某些实施例中，仅在覆盖层40上形成Zr层。在某些实施例中，仅在基膜层20上形成Ru层。在一些实施例中，第一金属层120的厚度大于第二金属层130的厚度。在一些实施例中，第一金属层120和第二金属层130的厚度在约0.5nm到约20nm的范围内，并且在其他实施例中其在约1nm到约10nm的范围内。在一些实施例中，第二金属层130比第一金属层120薄。第一金属层120和第二金属层130分别可以通过CVD、PVD、ALD、电镀和任何其他适合的膜形成方法来形成。在一些实施例中，薄膜的所有层都是固体和非多孔层。在某些实施例中，薄膜的所有层都是无机的。
接下来，如图25所示，在第二金属层130上方形成保护层50。保护层50包括一层或多层电介质材料，例如氧化硅、氮化硅和氮氧化硅。在某些实施例中，使用氧化硅。在一些实施例中，保护层50的厚度在约100nm到约10μm的范围内。保护层50可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。第一保护层50可以是基于金属的材料，例如Al、Cu、Ta、Ti、Co、Fe、Ni、TaN或TiN及其合金。在一些实施例中，具有不同材料的多层用作第一保护层50。
此外，如图25所示，在衬底10的背侧上方形成硬掩模层70。硬掩模层70包括一层或多层电介质材料，例如氧化硅、氮化硅和氮氧化硅。在某些实施例中，使用氮化硅。在一些实施例中，硬掩模层70的厚度在约100nm到约1000nm的范围内，并且在其他实施例中，其在约200nm到约500nm的范围内。硬掩模层70可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。
然后，在硬掩模层80上形成光致抗蚀剂层80，如图25所示。在一些实施例中，光致抗蚀剂层80的厚度在约1μm到约3μm的范围内，执行一个或多个光刻操作以对光致抗蚀剂层80进行图案化，并且随后通过一个或多个刻蚀操作对硬掩模层70进行图案化以形成第一开口90，如图26所示。通过适合的抗蚀剂去除操作来去除光致抗蚀剂层80。
然后，刻蚀衬底10以形成第二开口95，如图27所示。在一些实施例中，执行使用KOH、TMAH或EDP的湿法刻蚀以刻蚀Si衬底10。在一些实施例中，刻蚀第一开口90下方的衬底以暴露基膜层20。通过该刻蚀操作，薄膜的框架结构由衬底10的一部分和硬掩模层70的一部分形成。
然后，通过一个或多个刻蚀操作去除保护层50，如图28所示。在一些实施例中，使用湿法刻蚀操作。在一些实施例中，使用湿法刻蚀操作。在一些实施例中，薄膜的所有层都是固体和非多孔层。在某些实施例中，薄膜的所有层都是无机的。如图28所示，不形成核心层30和覆盖层40，并且第一金属层120和第二金属层130直接设置在基膜层20上。薄膜是三层(只有三层)结构。
图29示出了根据本公开的另一实施例的用于EUV光掩模的横截面图。在本实施例中，框架结构具有锥形，在硬掩模层70侧具有比基膜20侧更大的开口。
在一些实施例中，封盖层25设置在基膜层20和核心层30之间。封盖层25包括一层或多层电介质材料或金属材料。在一些实施例中，氧化硅、氮化硅和氧氮化硅、Ni、Al、Cu、Ta、Ti、TaN或TiN中的一种或多种。在一些实施例中，封盖层25的厚度在约0.5nm到约20nm的范围内。封盖层25可以通过CVD、PVD、ALD、MBE和任何其他适合的膜形成方法形成。在某些实施例中，在基膜层的相对侧(衬底侧)上不形成封盖层。
波长13.5nm处的EUV透射率值和反射率值可以通过选择薄膜的堆叠结构的材料和/或厚度进行调整。在一些实施例中，堆叠结构包括Ru/Mo/SiN/多晶Si/SiN或Ru/Zr/SiN/多晶Si/SiN。在其它实施例中，堆叠结构包括Ru/Mo/SiC或Ru/Zr/SiC。例如，当使用Zr层而不是Mo层时，可以增加EUV透射率并降低EUV反射率。此外，比多晶硅更不易碎的SiC基膜层还提供更高的EUV透射率和更低的EUV反射率。通过选择EUV薄膜的堆叠层的材料和/或厚度，在一些实施例中可以获得高于约85％的EUV透射率，并且在其他实施例中可以获得高于约87％的EUV透射率(并且高达约90％)，并且在一些实施例中可以获得低于0.25％的EUV反射率，并且在其他实施例中可以获得低于0.10％的EUV反射率(或者甚至小于0.05％，且小到0.01％)。
图30示出了示出根据本公开的实施例的附接到EUV光掩模的薄膜的横截面图。薄膜的框架结构用适当的接合材料附接到EUV光掩模的表面。所述接合材料为粘合剂，例如丙烯酸或硅基胶或A-B交联型胶。框架结构的尺寸大于EUV光掩模的黑色边框区域，使得薄膜不仅覆盖了光掩模的电路图案区域，还覆盖了黑色边框。
在本公开的一些实施例中，如上文所述，通过使用带有薄膜的EUV光掩模形成光致抗蚀剂图案。带有薄膜的EUV光掩模设置在EUV曝光工具中。用光致抗蚀剂涂覆的衬底(晶圆)也置于EUV曝光工具中。在EUV光源处产生EUV光，并通过薄膜将其引导至EUV光掩模。然后，EUV光被EUV光掩模反射，并且具有电路图案信息的反射光被引导到衬底上的光致抗蚀剂层上。执行显影操作以形成光致抗蚀剂图案。然后，通过使用光致抗蚀剂图案作为刻蚀掩模，通过一个或多个刻蚀操作将下层图案化为半导体器件的制造图案。
根据本公开的实施例的薄膜可以提供更高的强度和导热性(耗散)，以及更高的EUV透射率和更低的EUV反射率。
将理解，并非所有优点都在本文中进行讨论、并非所有实施例或示例都需要特定优点、以及其他实施例或示例可以提供不同的优点。
根据本公开的一方面，在波长为13.5nm的情况下，用于EUV光掩模的薄膜具有高于85％的EUV透射率和低于0.25％的EUV反射率。在一个或多个前述和后述实施例中，EUV透射率高于87％。在一个或多个前述和后述实施例中，EUV反射率低于0.10％。
根据本公开的另一方面，用于EUV光掩模的薄膜包括基膜层、设置在基膜层上方的核心层和设置在核心层上方的一个或多个金属层。在一个或多个前述和后述实施例中，薄膜还包括设置在核心层和一个或多个金属层之间的覆盖层。在一个或多个前述和后述实施例中，覆盖层是氮化硅层。在一个或多个前述和后述实施例中，覆盖层是Si层的掺杂区域。在一个或多个前述和后述实施例中，基膜层由SiC组成。在一个或多个前述和后述实施例中，基膜层由氮化硅组成。在一个或多个前述和后述实施例中，一个或多个金属层包括第一金属层和设置在第一金属层上方的第二金属层。在一个或多个前述和后述实施例中，第二金属层是Ru层。在一个或多个前述和后述实施例中，第一金属层是Mo层。在一个或多个前述和后述实施例中，第一金属层是Zr层。在一个或多个前述和后述实施例中，核心层是Si层。在一个或多个前述和后述实施例中，Si层是多晶硅层。
根据本公开的另一方面，用于EUV光掩模的薄膜包括基膜层和直接设置在基膜层上的一个或多个金属层。在一个或多个前述和后述实施例中，一个或多个金属层包括第一金属层和设置在第一金属层上方的第二金属层。在一个或多个前述和后述实施例中，第二金属层是Ru层。在一个或多个前述和后述实施例中，第一金属层是Mo层。在一个或多个前述和后述实施例中，第一金属层是Zr层。
根据本公开的一方面，在制造用于EUV光掩模的薄膜的方法中，在衬底的前表面上方形成基膜层。在基膜层上方形成核心层。在核心层上方形成覆盖层。在覆盖层上方形成第一保护层。在第一保护层上方形成第二保护层。在衬底的背表面上形成硬掩模层。通过对硬掩模进行图案化，在硬掩模中形成第一开口。去除第二保护层。在第一保护层上方形成第三保护层。通过经由第一开口刻蚀衬底，在所述衬底中形成第二开口。去除第三保护层和第一保护层。在覆盖层上方形成一个或多个金属层。根据本公开的另一方面，在制造用于EUV光掩模的薄膜的方法中，在衬底的前表面上方形成基膜层，在基膜层上方形成核心层，在核心层上方形成覆盖层，在覆盖层上方形成一个或多个金属层，在一个或多个金属层上方形成第一保护层，在第一保护层上方形成第二保护层，在衬底的背表面上形成硬掩模层，通过对硬掩模进行图案化在硬掩模中形成第一开口，去除第二保护层，在第一保护层上方形成第三保护层，通过经由第一开口刻蚀衬底在衬底中形成第二开口，去除第三保护层和第一保护层。在一个或多个前述和后述实施例中，基膜层由SiC组成。在一个或多个前述和后述实施例中，基膜层由氮化硅组成。在一个或多个前述和后述实施例中，核心层是Si层。在一个或多个前述和后述实施例中，Si层是多晶硅层。在一个或多个前述和后述实施例中，覆盖层是通过在核心层中植入杂质形成的。在一个或多个前述和后述实施例中，覆盖层是氮化硅层。在一个或多个前述和后述实施例中，一个或多个金属层包括第一金属层和设置在第一金属层上方的第二金属层。在一个或多个前述和后述实施例中，第二金属层是Ru层。在一个或多个前述和后述实施例中，第一金属层是Mo层。在一个或多个前述和后述实施例中，第一金属层是Zr层。在一个或多个前述和后述实施例中，第一保护层由电介质材料组成。在一个或多个前述和后述实施例中，电介质材料包括氧化硅或氮化硅。在一个或多个前述和后述实施例中，第二保护层由与第一保护层不同的材料组成，并且包括金属材料。在一个或多个前述和后述实施例中，第三保护层包括金属材料。在一个或多个前述和后述实施例中，用于第三保护层的金属材料是Ni。在一个或多个前述和后述实施例中，硬掩模层由电介质材料组成。在一个或多个前述和后述实施例中，电介质材料为氮化硅。
根据本公开的另一方面，在制造用于EUV光掩模的薄膜的方法中，在衬底的前表面上方形成基膜层。在基膜层上方形成一个或多个金属层。在一个或多个金属层上方形成第一保护层。在第一保护层上方形成第二保护层。在衬底的背表面上形成硬掩模层。通过对硬掩模进行图案化，在硬掩模中形成第一开口。去除第二保护层。在第一保护层上方形成第三保护层。通过经由第一开口刻蚀衬底，在衬底中形成第二开口。去除第三保护层和第一保护层。
前述内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。
示例1.一种用于EUV光掩模的薄膜，所述薄膜在波长为13.5nm的情况下，具有高于85％的EUV透射率和低于0.25％的EUV反射率。
示例2.根据示例1所述的薄膜，其中，所述EUV透射率高于87％。
示例3.根据示例1所述的薄膜，其中，所述EUV反射率低于0.10％。
示例4.一种用于EUV光掩模的薄膜，包括：基膜层；设置在所述基膜层上方的核心层；以及设置在所述核心层上方的一个或多个金属层。
示例5.根据示例4所述的薄膜，还包括设置在所述核心层与所述一个或多个金属层之间的覆盖层。
示例6.根据示例5所述的薄膜，其中，所述覆盖层是氮化硅层。
示例7.根据示例5所述的薄膜，其中，所述覆盖层是Si层的掺杂区域。
示例8.根据示例4所述的薄膜，其中，所述基膜层是由除了硅之外的半导体材料组成的。
示例9.根据示例4所述的薄膜，其中，所述基膜层是由电介质材料组成的。
示例10.根据示例4所述的薄膜，其中，所述一个或多个金属层包括第一金属层和设置在所述第一金属层上方的第二金属层。
示例11.根据示例10所述的薄膜，其中，所述第二金属层是Ru层。
示例12.根据示例10所述的薄膜，其中，所述第一金属层是Mo层。
示例13.根据示例10所述的薄膜，其中，所述第一金属层是Zr层。
示例14.根据示例10所述的薄膜，其中，所述第一金属层的厚度大于所述第二金属层的厚度。
示例15.根据示例14所述的薄膜，其中，所述核心层是多晶硅层。
示例16.一种用于EUV光掩模的薄膜，包括：基膜层；以及直接设置在所述基膜层上的一个或多个金属层。
示例17.根据示例16所述的薄膜，其中，所述一个或多个金属层包括第一金属层和设置在所述第一金属层上方的第二金属层。
示例18.根据示例17所述的薄膜，其中，所述第二金属层是Ru层。
示例19.根据示例18所述的薄膜，其中，所述第一金属层是Mo层。
示例20.根据示例18所述的薄膜，其中，所述第一金属层是Zr层。

Claims (10)

1.一种用于EUV光掩模的薄膜，所述薄膜在波长为13.5nm的情况下，具有高于85％的EUV透射率和低于0.25％的EUV反射率。
2.根据权利要求1所述的薄膜，其中，所述EUV透射率高于87％。
3.根据权利要求1所述的薄膜，其中，所述EUV反射率低于0.10％。
4.一种用于EUV光掩模的薄膜，包括：
基膜层；
设置在所述基膜层上方的核心层；以及
设置在所述核心层上方的一个或多个金属层。
5.根据权利要求4所述的薄膜，还包括设置在所述核心层与所述一个或多个金属层之间的覆盖层。
6.根据权利要求5所述的薄膜，其中，所述覆盖层是氮化硅层。
7.根据权利要求5所述的薄膜，其中，所述覆盖层是Si层的掺杂区域。
8.根据权利要求4所述的薄膜，其中，所述基膜层是由除了硅之外的半导体材料组成的。
9.根据权利要求4所述的薄膜，其中，所述基膜层是由电介质材料组成的。
10.一种用于EUV光掩模的薄膜，包括：
基膜层；以及
直接设置在所述基膜层上的一个或多个金属层。
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