CN110352478B - 用于选择半导体芯片的方法 - Google Patents

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Abstract

一种用于选择半导体芯片(100)的方法，其中A)在复合件(10)中提供半导体芯片(100)，B)在半导体芯片(100)与载体膜(500)之间产生材料配合的、机械的第一连接，C)分割半导体芯片(100)，其中在分割之后载体膜(500)将半导体芯片(100)彼此机械连接，D)将在一些所分割的半导体芯片(100)与载体膜(500)之间的第一连接选择性弱化，E)将第一连接被选择性弱化的半导体芯片(100)从载体膜(500)移除。

Description

用于选择半导体芯片的方法
技术领域
提出一种用于选择半导体芯片的方法。
发明内容
待解决的目的尤其在于，提出一种方法，借助所述方法能够特别有效地选择半导体芯片。
该目的借助一种用于选择半导体芯片的方法来实现。下面的说明书描述该方法的其他实施方式。在实施例中所描述的特征组合通过引用结合于此。
半导体芯片例如是光电子半导体芯片，所述光电子半导体芯片设计用于，接收和/或发射电磁辐射。半导体芯片例如可以是发光二极管芯片，激光二极管芯片或光电二极管芯片。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤A)中，在复合件中提供半导体芯片。半导体芯片彼此机械连接。例如，半导体芯片在共同的制造方法中制造。尤其是，半导体芯片包括半导体层序列，所述半导体层序列借助于外延方法在共同的衬底上制造。例如，复合件包括衬底，在该衬底上已制造半导体芯片。替选地，半导体芯片施加到载体上并且从衬底剥离，在所述衬底上制造半导体芯片。半导体芯片在复合件中在横向平面中并排地设置。例如，半导体芯片沿着规则的网格、例如矩形网格、尤其六边形网格的线设置。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤B)中在半导体芯片与载体膜之间产生第一连接。第一连接尤其是材料配合的和机械的连接。机械的连接是如下连接，通过所述连接将两个连接方彼此机械耦联，使得两个部分相对彼此的相对可移动性在至少一个空间方向上是受限制的。尤其是，在半导体芯片与载体膜之间在所有空间方向上相对彼此的相对可移动性是受限制的，使得载体膜和半导体芯片在任何空间方向上都不能相对于彼此移动。材料配合的连接是如下连接，在所述连接中，两个连接方通过原子力或分子力保持在一起。例如，材料配合的连接是粘接连接。
载体膜设置在复合件的主面上。例如，复合件由载体膜完全覆盖。在半导体芯片与载体膜之间的第一连接可以借助于连接介质产生。例如，连接介质是粘接剂，尤其是UV敏感的粘接剂。通过UV敏感的粘接剂促成的第一连接能够通过用UV辐射辐照粘接剂被弱化或增强。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤C)中分割半导体芯片，其中在分割之后载体膜将半导体芯片彼此机械连接。例如，将半导体芯片借助于锯割工艺和/或借助于刻蚀工艺从背离载体膜的侧起分割。尤其是，载体膜在半导体芯片分割时未被分开，使得所分割的半导体芯片经由载体膜彼此机械耦联。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤D)中，将在一些所分割的半导体芯片与载体膜之间的材料配合的第一连接选择性弱化。例如，弱化在连接介质与半导体芯片之间和/或在连接介质与载体膜之间的机械连接。被弱化的第一连接与未被弱化的第一连接相比具有更小的机械稳定性。尤其是，第一连接可以被弱化为，使得在半导体芯片与载体膜之间不存在材料配合的连接。例如，第一连接被弱化的半导体芯片松动地平放在载体膜上。在任何情况下，将半导体芯片与载体膜松开所需的力在第一连接弱化的情况下与在第一连接未被弱化的情况下相比更小。第一连接的弱化在此也可以通过如下方式进行：增强用于第一连接不应被弱化的其他半导体芯片的第一连接。第一连接对于一些半导体芯片相对于用于其他半导体芯片的第一连接弱化。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤E)中将材料配合的第一连接被选择性弱化的半导体芯片从载体膜移除。例如，半导体芯片在共同的方法步骤中、尤其同时从载体膜移除。
根据用于选择半导体芯片的方法的至少一个实施方式，该方法包括如下方法步骤：
A)在复合件中提供半导体芯片，
B)在半导体芯片与载体膜之间产生材料配合的、机械的第一连接，
C)分割半导体芯片，其中在分割之后载体膜将半导体芯片彼此机械连接，
D)选择性弱化在一些所分割的半导体芯片与载体膜之间的第一连接，以及
E)将第一连接被选择性弱化的半导体芯片从载体膜移除。
在这里所描述的用于选择半导体芯片的方法中，在此尤其基于如下考虑。为了选择例如处于共同的复合件中的半导体芯片，例如LED芯片，相继地选取半导体芯片并且例如借助于拾取&放置方法将其从复合件中移除。在该方式中，相继地选择半导体芯片，这要求用于所述方式的高的时间耗费。
这里所描述的用于选择半导体芯片的方法现在尤其利用如下构思，并行地执行半导体芯片的选择。半导体芯片例如借助于连接介质材料配合地与载体膜连接。在要选择的半导体芯片与载体膜之间的材料配合的连接例如借助于UV辐射选择性弱化。在另一方法步骤中，将要选择的半导体芯片在共同的方法步骤中从半导体芯片的复合件中移除。有利地，可以借助于并行地选择半导体芯片降低成本和时间耗费。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤D)中，借助于UV辐射选择性弱化在一些半导体芯片与载体膜之间的第一连接。
尤其是，在第一连接相对弱化的情况下，未被UV辐射辐照的第一连接与经过UV辐射辐照之后的第一连接相比弱化。例如，半导体芯片借助于UV敏感的连接介质材料配合地与载体膜连接。例如，连接介质是粘接剂，所述粘接剂在UV辐射下改变，使得粘接剂失去其保持力或保持力至少减小。例如载体膜是制造商Lintec的UV敏感的粘接带Adwill D175。
有利地，可以借助于有针对性地曝光载体膜来降低与要选择的芯片的第一连接。尤其是，将要选择的半导体芯片与载体膜材料配合地连接的区域仅仅部分地用UV辐射曝光，使得在要选择的半导体芯片与载体膜之间的第一连接分别仅仅在部分区域中弱化。有利地，借助于UV辐射弱化在半导体芯片与载体膜之间的材料配合的第一连接能够实现在预设的区域中特别精确地弱化第一连接。
根据用于选择半导体芯片的方法的至少一个实施方式，在载体膜与多个半导体芯片之间的第一连接在唯一的方法步骤中选择性弱化。例如，第一连接借助于用UV辐射进行曝光来弱化。尤其是，为了曝光使用UV激光器。在将UV激光器用于连接的曝光时，第一连接可以顺序地在共同的步骤中弱化。替选地，使用具有UV光源的数字镜芯片(DMD芯片)。借助于数字镜芯片将UV光源的电磁辐射选择性地对准如下区域，在所述区域中载体膜材料配合地与要选择的半导体芯片连接。在使用具有UV光源的数字镜芯片时，第一连接可以在共同的工艺步骤中被同时弱化。有利地，因此可以特别省时地以高的分辨率在横向平面中弱化材料配合的连接。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤D)中根据半导体芯片的电光学特性和/或电特性弱化在载体膜与半导体芯片之间的第一连接。例如，与载体膜的材料配合的连接在唯一的方法步骤中被弱化的半导体芯片在公差范围内具有共同的色坐标。尤其是，与载体膜的连接在唯一的方法步骤中被弱化的半导体芯片在公差范围内具有相同的电流电压特征曲线。有利地，因此选择如下半导体芯片，所述半导体芯片在可预设的并且可选取的公差范围内可以具有相同的色坐标或可以相同地电操控，因为其具有相同的电光学特性和/或电特性。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤D)中，根据半导体芯片在复合件中的空间布置来弱化在载体膜与半导体芯片之间的连接。例如，将在半导体芯片与载体膜之间的材料配合的连接与各个半导体芯片的电光学特性和/或电特性无关地局部弱化。例如，将在载体膜与半导体芯片之间的机械连接以棋盘图案的形式弱化。在此，将在半导体芯片与载体膜之间的机械连接交替地弱化，使得在每隔一个的半导体芯片与载体膜之间的机械连接被弱化。尤其是，与载体膜的连接被弱化的每个半导体芯片同与载体膜的机械连接未被弱化的半导体芯片相邻地设置。尤其是，借助于第一连接的弱化，与半导体芯片在复合件中的空间布置有关地，实现在方法步骤E)中从载体膜移除的半导体芯片和/或保留在载体膜上的半导体芯片的有针对性的布置。有利地，半导体芯片的有针对性的空间布置简化半导体芯片的进一步处理，因为以此方式可以简单地增大半导体芯片之间的间距。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤E)中将半导体芯片与其空间布置相关地移除，使得在保留在载体膜上的相邻的半导体芯片之间的和/或在从载体膜移除的相邻的半导体芯片之间的间距至少为50μm，尤其至少为100μm。例如，半导体芯片在主面的俯视图中具有棱边的矩形轮廓，其中棱边在横向方向上对半导体芯片的主面限界。棱边具有200μm的最大长度，尤其100μm的最大长度。例如，在载体膜与半导体芯片之间的机械连接以棋盘图案的形式弱化。在选择性移除与载体膜的机械连接已弱化的半导体芯片之后，在保留在载体膜上的半导体芯片之间的间距因此至少为200μm，尤其至少为100μm。有利地，在保留在载体膜上的半导体芯片之间的间距选择为，使得半导体芯片可以特别简单地被进一步处理。例如，可以将导线框设置在保留在载体膜上的半导体芯片上，而导线框不覆盖设置在载体膜上的其他相邻的半导体芯片。
根据用于选择半导体芯片的方法的至少一个实施方式，在选择性弱化在半导体芯片与载体膜之间的第一连接之前创建地图，其中地图包括半导体芯片的电光学特性和/或电特性和其在复合件中的位置作为数据，并且在半导体芯片与载体膜之间的连接根据地图的数据来弱化。例如，在弱化在半导体芯片与载体膜之间的第一连接之前进行如下方法步骤，在所述方法步骤中测量半导体芯片的电特性和/或电光学特性。在该方法步骤中，半导体芯片的在测量中获得的特性和在复合件中的位置彼此关联。例如，对半导体芯片进行电接触和通电，以表征其电光学特性和/或电特性。例如，在此测量由半导体芯片发射的电磁辐射的特性。有利地，使用包括半导体芯片的电光学特性和/或电特性和其在复合件中的位置作为数据的地图能够实现根据事先已确定的特性从复合件中选择半导体芯片。
根据用于选择半导体芯片的方法的至少一个实施方式，多次相继地交替执行方法步骤D)和E)。例如，在多次执行弱化在半导体芯片与载体膜之间的机械连接的方法步骤时，在半导体芯片与载体膜之间的连接根据不同的选取标准来弱化。尤其是，在第一次执行方法步骤D)和E)时根据第一特性来选择半导体芯片，并接着在第二次执行方法步骤D)和E)时根据第二特性来选择半导体芯片。有利地，可以将多个选取标准彼此组合，根据其来选择半导体芯片。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤E)中将半导体芯片借助于吸取从载体膜移除。例如，半导体芯片被吸到盘上，该盘具有多个开口，通过所述开口抽吸空气。所述盘设置在半导体芯片的背离载体膜的侧上，使得半导体芯片由于盘的开口中的负压附着在盘上并且可以与盘一起从载体膜取下。例如，盘是真空吸盘。
使用这种盘能够实现省时地且可靠地取下如下半导体芯片，所述半导体芯片与载体膜的机械连接是弱化的。尤其是，借助于吸取同时从载体膜移除与载体膜的机械连接弱化的所有半导体芯片。尤其是，用于将半导体芯片吸到盘上的负压是可设定的。因此，用于将半导体芯片从载体膜移除的力是可设定的。例如，在半导体芯片与盘之间的力可以选择得小于第一连接的保持力。有利地，因此从载体膜特别可靠地仅移除如下半导体芯片，所述半导体芯片与载体膜的第一连接事先已弱化。
根据用于选择半导体芯片的方法的至少一个实施方式，在方法步骤E)内执行如下方法步骤，以将半导体芯片从载体膜移除：
将粘接膜设置在半导体芯片的背离载体膜的侧上，使得粘接膜与半导体芯片形成材料配合的、机械的第二连接，其中如果第一连接未被弱化，在半导体芯片与载体膜之间的第一连接强于在半导体芯片与粘接膜之间的第二连接，和
如果第一连接已被弱化，在半导体芯片与载体膜之间的第一连接弱于在半导体芯片与粘接膜之间的材料配合的第二连接，
-移除粘接膜，其中与载体膜的第一连接被弱化的半导体芯片从载体膜移除。
借助于这种用于选择性地将半导体芯片从载体膜移除的方式，将从载体膜移除的半导体芯片重新设置在膜上，即粘接膜上。粘接膜例如由聚合物材料形成。尤其是，粘接膜包括另一连接介质，借助所述另一连接介质在半导体芯片与粘接膜之间产生第二连接。有利地，半导体芯片当其设置在膜上时可以特别好地被进一步处理。
此外，用于选择半导体芯片的方法、尤其方法步骤D)和E)可以重新应用于现在设置在粘接膜上的半导体芯片。例如，粘接膜包括另一连接介质，借助于所述另一连接介质将半导体芯片和粘接膜经由第二连接彼此连接。尤其是，另一连接介质是UV敏感的，使得第二连接借助于对另一连接介质的曝光可以被选择性弱化。在重新应用该方法时，半导体芯片可以根据与在第一次执行该方法时不同的特性来选择。例如，首先可以将半导体芯片根据其在复合件中的位置借助于粘接膜从载体膜移除。接着，可以将半导体芯片根据其电特性和/或电光学特性借助于另一粘接膜或带有开口的盘从粘接膜移除。
根据用于选择半导体芯片的方法的至少一个实施方式，将在相邻的半导体芯片之间的间距借助于载体膜和/或粘接膜的拉伸而增大。例如，将载体膜和/或粘接膜在其主延伸平面中沿着至少一个方向拉伸，使得在相邻的半导体芯片之间的间距增大。例如，这简化接触元件、例如电极或导线框在各个半导体芯片上的布置，而接触元件不覆盖其他相邻的半导体芯片。此外，通过载体膜或粘接膜的拉伸，可以弱化第一和/或第二连接，使得半导体芯片可以简化地从载体膜和/或粘接膜剥离。有利地，在相邻的半导体芯片之间的间距的增大简化了半导体芯片的进一步处理。
附图说明
用于选择半导体芯片的方法的其他优点和有利的设计方案和改进方案从如下结合附图示出的实施例中得到。
图1A示出半导体芯片100的复合件10的俯视图，所述半导体芯片在用于选择半导体芯片的方法中提供。
图1B、1C、1D、1E、2A、2B、3A和3B根据所处理的半导体芯片100的示意性剖视图示出这里所描述的用于选择半导体芯片的方法的实施例的方法步骤。
图4、5A和5B示出多个半导体芯片100的示意性俯视图，将这里所描述的用于选择半导体芯片的方法的实施例应用于所述半导体芯片。
具体实施方式
相同的、相似的或作用相同的元件在附图中设有相同的附图标记。这些附图和在这些附图中所示的元件彼此间的大小关系并不能视为是合乎比例的。更确切地说，为了更好的可视性和/或为了更好的理解能够夸大地示出个别元件。
图1A示出根据第一实施例的半导体芯片100的复合件10的示意性俯视图，所述半导体芯片在用于选择半导体芯片的方法中在方法步骤A)中提供。复合件10例如包括衬底，在所述衬底上例如在外延法中制造半导体芯片100。替选地，半导体芯片100的复合件10可以包括导电的载体，在所述载体上设置有半导体芯片100，其中已去除在其上制造有半导体芯片100的衬底。半导体芯片100在共同的横向平面中彼此间隔开地设置。例如，半导体芯片100在一个平面中在规则的矩形网格的网格点处设置。
图1B示出根据第一实施例的图1A中的半导体芯片100的复合件10的示意性剖视图。图1A中的虚线AA标记剖面，沿着所述剖面示出如下剖视图。半导体芯片彼此机械固定地连接。例如，半导体芯片包括共同的半导体层堆，半导体芯片经由所述半导体层堆彼此机械连接。尤其是，半导体层堆设计为用于接收或发射电磁辐射。
图1C以示意性剖视图示出在执行根据第一实施例的用于选择半导体芯片100的方法的方法步骤B)时图1B中的半导体芯片100的复合件10。在该方法步骤中，将载体膜500设置在处于复合件10中的半导体芯片100的主面上。借助于连接介质501产生第一连接，该第一连接将半导体芯片100的复合件10与载体膜400以材料配合的方式机械固定地连接。载体膜例如是聚合物膜，所述聚合物膜对于电磁辐射、尤其UV辐射是至少部分透明的。连接介质501与复合件10和载体膜500直接接触。
图1D以示意性剖视图示出在执行根据第一实施例的用于选择半导体芯片100的方法的方法步骤C)之后图1C中的半导体芯片100。在该方法步骤中，已分割半导体芯片100。在分割时，将半导体芯片100的复合件10沿着分离线T分开。尤其是，复合件10沿着分离线T完全地分开。例如，半导体芯片100借助于锯割工艺和/或刻蚀工艺分割。所分割的半导体芯片100经由载体膜500彼此机械耦联。尤其是，半导体芯片100仅仅经由载体膜500彼此机械连接。
图1E以示意性剖视图示出在执行根据第一实施例的用于选择半导体芯片100的方法的方法步骤D)时图1D中的半导体芯片100。在该方法步骤中，将连接介质501的层从载体膜500的背离半导体芯片100的侧用电磁辐射L辐照。尤其是，仅仅将连接介质501的所选出的区域从背离半导体芯片的侧起辐照。例如，为了辐照连接介质501，将激光辐射对准待辐照的区域。替选地，使用镜阵列(英语也为“Digital mirror Device”)，以便将电磁辐射L有针对性地对准连接介质501的区域。尤其是，电磁辐射L包括UV辐射。
在连接介质501已借助电磁辐射L曝光的被曝光的区域502中，在半导体芯片100与载体膜500之间的第一连接弱化。在被曝光的区域502中，第一连接与在连接介质501的其中连接介质501未被曝光的区域中相比更弱。尤其是，在被曝光的区域502中在载体膜500与半导体芯片100之间的第一连接可以弱化为，使得第一连接完全松开。
图2A以示意性剖视图示出在执行根据第一实施例的用于选择半导体芯片100的方法的方法步骤E)时图1E中的半导体芯片100。在半导体芯片100的背离载体膜500的侧上设置有盘200(英语也为“Chuck”)。盘200包括多个开口201，所述开口设置在盘200的朝向半导体芯片100的面上。在开口201中例如借助于连接到开口上的真空泵产生负压。因此，半导体芯片100被吸到盘上。在此，通过设定开口201中的负压可以有针对性地选择用于将半导体芯片100吸到盘200上的力。
图2B以示意性剖视图示出在执行根据第一实施例的用于选择半导体芯片100的方法的方法步骤E)时图2A中的半导体芯片100。将载体膜500和盘200沿着方向R拉离，所述方向垂直于横向平面伸展。用来将半导体芯片100吸到盘200上的力大于在被曝光的区域502中的第一连接的保持力。用于将半导体芯片100吸到盘200上的力小于第一连接在第一连接未被弱化的区域中的保持力。因此，设置在被曝光的区域502中的半导体芯片100保留在盘200上。设置在连接介质501的未被曝光的区域501中的半导体芯片100保留在载体膜500上。因此，已有针对性地选择半导体芯片100。
图3A以示意性剖视图示出在执行根据第二实施例的用于选择半导体芯片100的方法的方法步骤E)时图1E中的半导体芯片100。尤其是，图3A和3B示出对在图2A和2B中所示的方法步骤的替选的方法步骤。在半导体芯片100的背离载体膜500的侧上设置有粘接膜550。粘接膜550包括另一连接介质551，所述另一连接介质经由第二连接材料配合地与半导体芯片100连接。尤其，粘接膜550经由第二连接与每个半导体芯片100材料配合地连接。例如，粘接膜是聚合物膜，在聚合物膜上设置有另一连接介质551。
图3B以示意性剖视图示出在执行根据第二实施例的用于选择半导体芯片100的方法的方法步骤E)时图3A中的半导体芯片100。在该方法步骤中，将粘接膜550和载体膜500沿着方向R拉离。方向R在此例如垂直于横向平面伸展。在半导体芯片100与粘接膜550之间的第二连接的保持力大于在被曝光的区域502中的第一连接的保持力。在连接介质501未由电磁辐射L曝光的区域中，第二连接的保持力小于第一连接的保持力。设置在被曝光的区域502中的半导体芯片100在载体膜500和粘接膜550分离之后保留在粘接膜550上。设置在连接介质501的未被曝光的区域中的半导体芯片100在分离载体膜500和粘接膜550之后保留在载体膜500上。因此，已有针对性地选择半导体芯片100。
图4示出在执行根据第三实施例的用于选择半导体芯片100的方法的方法步骤D)之后多个半导体芯片100的示意性俯视图。半导体芯片100设置在载体膜500上。载体膜500已在预设的区域502中选择性地用电磁辐射L曝光，使得在载体膜500与半导体芯片100之间的第一连接弱化。在该实施例中，在载体膜500和在区域502中十二个在中央设置的半导体芯片100之间的第一连接被选择性弱化。一些半导体芯片100设置在如下区域中，在所述区域中，连接介质层501并未用电磁辐射L曝光从而第一连接未被弱化。例如，在之前的方法步骤中可以创建地图，其中地图包括半导体芯片的电光学特性和/或电特性和其在复合件中的位置作为数据。这样，根据地图的数据可以选择性弱化在半导体芯片100与载体膜500之间的连接。尤其是，选取标准可以是半导体芯片100在复合件10内的位置，根据所述选取标准来弱化在半导体芯片100与载体膜500之间的第一连接。
图5A示出在执行根据第四实施例的用于选择半导体芯片100的方法的方法步骤D)之后的多个半导体芯片100的示意性俯视图。图5A示出载体膜500的示意性俯视图，在所述载体膜上设置有多个半导体芯片100。在该实施例中，在半导体芯片100与载体膜500之间的第一连接以棋盘图案的形式弱化。换言之，沿着横向平面，沿着矩形网格的网格线，在两个彼此垂直的方向上交替地弱化在半导体芯片100与载体膜500之间的机械连接。例如，第一连接借助于连接介质501的曝光来弱化。设置在与载体膜500的第一连接已被弱化的被曝光的区域502中的每个半导体芯片100在横向方向上与如下半导体芯片100相邻地设置，所述半导体芯片与载体膜500的第一连接未被弱化。
图5B示出在执行根据第四实施例的用于选择半导体芯片100的方法的方法步骤E)之后的多个半导体芯片100的示意性俯视图。尤其是，图5B示出图5A中的半导体芯片的俯视图，其中半导体芯片100中的一些半导体芯片已经借助于粘接膜500从载体膜500移除。尤其是，一些半导体芯片100借助于在图3A和3B中所示的方法已经从载体膜500转移到粘接膜550上。
例如，在载体膜500上和在粘接膜550上的半导体芯片100根据其空间布置来选择。尤其是，半导体芯片100被选择为，使得在保留在载体膜500上的相邻的半导体芯片100之间的间距和/或在方法步骤E)之后设置在粘接膜550上的相邻的半导体芯片100之间的间距为至少200μm。尤其是，粘接膜550和/或载体膜500可以沿着其主延伸方向拉伸，使得在横向方向上在设置在相应的膜上的半导体芯片100之间的间距增大。有利地，因此可以简化地进一步处理各个半导体芯片100。
尤其是，可以多次相继地执行方法步骤D)和E)。例如，将在执行根据第二实施例的方法步骤E)之后机械牢固地与载体膜500或粘接膜550连接的半导体芯片100重新在方法步骤D)中选择性地与载体膜550或粘接膜松开。尤其是，将半导体芯片100在第二次选择时根据如下选取标准选择，所述选取标准不同于在第一次执行方法步骤D)和E)时的选取标准。
所述选取标准例如可以是半导体芯片100的电特性和/或电光学特性。例如，设计为用于发射电磁辐射的半导体芯片100可以根据所发射的光的色坐标来选择。替选地，半导体芯片100可以根据其电流电压特征曲线来选择。尤其是，设计用于检测电磁辐射的半导体芯片100可以根据其对特定波长范围的电磁辐射的灵敏度来选择。
本发明并不因根据实施例的描述而局限于这些实施例。更确切地说，本发明包括任意新特征以及特征的任意组合，这尤其包含实施例中的特征的任意组合，即使这些特征或组合本身并未明确地在实施例中说明时也如此。
本申请要求德国专利申请102017101536.1的优先权，其公开内容通过引用结合于此。
附图标记列表：
10    复合件
100   半导体芯片
200   盘
201   开口
500   载体膜
501   连接介质
502   被弱化的区域
550   粘接膜
551   另一连接介质
L     电磁辐射
R     方向
T     分离线

Claims (11)

1.一种用于选择半导体芯片(100)的方法，其中
A)在复合件(10)中提供所述半导体芯片(100)，
B)在所述半导体芯片(100)与载体膜(500)之间产生材料配合的、机械的第一连接，
C)分割所述半导体芯片(100)，其中在分割之后，所述载体膜(500)将所述半导体芯片(100)彼此机械连接，
D)将在一些所分割的半导体芯片(100)与所述载体膜(500)之间的第一连接根据所述半导体芯片(100)的电光学特性和/或电特性选择性弱化，以及
E)将第一连接被选择性弱化的半导体芯片(100)从所述载体膜(500)移除。
2.根据权利要求1所述的方法，
其中在方法步骤D)中，将在所述载体膜(500)与所述半导体芯片(100)之间的第一连接借助于UV辐射选择性弱化。
3.根据权利要求1或2所述的方法，
其中在方法步骤D)中，将在所述载体膜(500)与多个半导体芯片(100)之间的第一连接在唯一的方法步骤中选择性弱化。
4.根据权利要求1或2所述的方法，
其中在方法步骤D)中，将在所述载体膜(500)与所述半导体芯片(100)之间的第一连接根据所述半导体芯片(100)在所述复合件(10)中的空间布置来弱化。
5.根据权利要求4所述的方法，
其中将所述半导体芯片(100)在方法步骤E)中根据其空间布置移除，使得在保留在所述载体膜(500)上的相邻的半导体芯片(100)之间的间距和/或从所述载体膜(500)移除的相邻的半导体芯片(100)之间的间距至少为200μm。
6.根据权利要求1或2所述的方法，
其中在用于选择性弱化在所述半导体芯片(100)与所述载体膜(500)之间的第一连接的方法步骤D)之前创建地图，其中所述地图包括所述半导体芯片的电光学特性和/或电特性和所述半导体芯片在所述复合件中的位置作为数据，并且
将在所述半导体芯片(100)与所述载体膜(500)之间的第一连接根据所述地图的数据来弱化。
7.根据权利要求1或2所述的方法，
其中多次相继地交替执行方法步骤D)和E)。
8.根据权利要求1或2所述的方法，
其中在方法步骤E)中，借助于吸取从所述载体膜(500)移除所述半导体芯片(100)。
9.根据权利要求1或2所述的方法，
其中在用于将所述半导体芯片(100)从所述载体膜(500)移除的方法步骤E)内，执行如下方法步骤：
-将粘接膜(550)设置在所述半导体芯片(100)的背离所述载体膜(500)的侧上，使得所述粘接膜(550)与所述半导体芯片(100)形成材料配合的、机械的第二连接，其中
如果所述第一连接还未被弱化，则在半导体芯片(100)与载体膜(500)之间的第一连接强于在半导体芯片与粘接膜(550)之间的第二连接，和
如果所述第一连接已被弱化，则在半导体芯片(100)与载体膜(500)之间的第一连接弱于在半导体芯片与粘接膜之间的材料配合的第二连接，-移除所述粘接膜(550)，其中与载体膜(500)的第一连接被弱化的半导体芯片(100)从所述载体膜(500)移除。
10.根据权利要求1或2所述的方法，
其中借助于拉伸所述载体膜和/或粘接膜，增大在相邻的半导体芯片(100)之间的间距。
11.根据权利要求1或2所述的方法，
其中多次相继地交替执行方法步骤D)和E)，其中在第一次执行方法步骤D)和E)时，根据所述半导体芯片(100)在所述载体膜(500)上的空间布置来选择所述半导体芯片(100)，并且接着，在第二次执行方法步骤D)和E)时，将保留在所述载体膜(500)上的半导体芯片(100)根据其电光学特性和/或电特性来选择，或者反之。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111509107B (zh) * 2020-04-24 2021-06-04 湘能华磊光电股份有限公司 一种将led晶圆分离n份的倒膜的方法
CN112968107B (zh) * 2020-08-26 2022-07-26 重庆康佳光电技术研究院有限公司 弱化结构的制作方法、微器件的转移方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19840226B4 (de) 1998-09-03 2006-02-23 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Aufbringen eines Schaltungschips auf einen Träger
JP4649745B2 (ja) * 2001-02-01 2011-03-16 ソニー株式会社 発光素子の転写方法
US6872635B2 (en) 2001-04-11 2005-03-29 Sony Corporation Device transferring method, and device arraying method and image display unit fabricating method using the same
WO2003010825A1 (en) * 2001-07-24 2003-02-06 Seiko Epson Corporation Transfer method, method of manufacturing thin film element, method of manufacturing integrated circuit, circuit substrate and method of manufacturing the circuit substrate, electro-optic device and method of manufacturing the electro-optic device, and ic card and electronic equipmen
JP2003077940A (ja) * 2001-09-06 2003-03-14 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP4055405B2 (ja) * 2001-12-03 2008-03-05 ソニー株式会社 電子部品及びその製造方法
US7408566B2 (en) 2003-10-22 2008-08-05 Oki Data Corporation Semiconductor device, LED print head and image-forming apparatus using same, and method of manufacturing semiconductor device
DE102007043877A1 (de) 2007-06-29 2009-01-08 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von optoelektronischen Bauelementen und optoelektronisches Bauelement
JP6453437B2 (ja) * 2014-07-20 2019-01-16 エックス−セレプリント リミテッドＸ−Ｃｅｌｅｐｒｉｎｔ Ｌｉｍｉｔｅｄ マイクロ転写印刷のための装置および方法
US9698134B2 (en) * 2014-11-27 2017-07-04 Sct Technology, Ltd. Method for manufacturing a light emitted diode display
US20160219702A1 (en) * 2015-01-23 2016-07-28 Gholamreza Chaji Selective micro device transfer to receiver substrate
US9633883B2 (en) * 2015-03-20 2017-04-25 Rohinni, LLC Apparatus for transfer of semiconductor devices
DE102017101538B4 (de) 2017-01-26 2022-09-29 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Klassifizierung von Halbleiterchips

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