CN110350026A - 一种基于soi衬底的电容隔离结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种基于SOI衬底的电容隔离结构及其制备方法，所述结构包括：SOI硅片，包括依次叠加的衬底硅、埋氧层和顶层硅；顶层硅包括第一硅岛和第二硅岛，第一硅岛用于制备低压端电路，第二硅岛用于制备高压端电路；隔离槽，设置在第一硅岛和第二硅岛之间；所述隔离槽的底部设置屏蔽层，所述屏蔽层上设置屏蔽介质层，所述屏蔽介质层上设置隔离电容下极板，所述隔离电容下极板与第一硅岛电连接；第一介质层，覆盖隔离电容下极板、第一硅岛和第二硅岛；第二介质层，设置在第一介质层上，第二介质层的顶部设置隔离电容上极板，隔离电容上极板与第二硅岛电连接，本发明无需额外的厚膜介质工艺，实现单芯片高压隔离，节约了成本和制备流程。
Description
技术领域
本发明涉及电路领域，特别涉及一种基于SOI衬底的电容隔离结构及其制备方法。
背景技术
高低压电路的隔离是将输入即低压端(Lowside)和输出即高压端 (Highside)两端进行电压隔离，Lowside和Highside两端存在较大的压差，一般采用耦合的方式实现信号或功率的传输。对于集成电路(IC)来说，常用隔离技术包括：PN结隔离，光耦隔离、电容隔离和电感隔离等。传统的PN结隔离受体硅工艺的限制，难以做到极高电压的隔离，一般不超过700V，极少数可以做到1200V，但是工艺难度大，电路寄生效应大，限制其在高压领域的应用；光耦隔离目前是主流的隔离方式，但因其存在光电转换环节使得其功耗较大，传输速率不高，同时存在寿命不长和稳定性的问题，此外光耦隔离对封装的要求较高；电磁隔离是采用变压器进行隔离通讯的，既可以传输数据也可以传输功率，可以采用分立元件或者集成的片上无磁芯线圈来实现，是一种较好的隔离方式；电容隔离利用电容进行隔离通信，具有很高的抗电磁干扰能力，速度和功耗低，但是难以进行功率传输，电容隔离同样可以采用分立元件或者集成的片上电容来实现。随着功率等级的提高，对隔离电压的要求也逐步提高，基于片上集成电容/电感的隔离方式越来越受到关注。其中Ti主要采用片上电容的隔离方式，在Lowside或 Highside芯片上表面制备厚膜介质来形成电容结构，介质采用21um左右的二氧化硅，通过结合(bonding)线将Lowside和Highside两个芯片连接，实现高低压电路的信号传递和电压隔离；Infineon采用了在片上无磁芯线圈来实现Lowside和Highside芯片间的通信和隔离。电容的隔离方式因其与 CMOS工艺相兼容，隔离电压等级高，寿命长，热稳定性好等优势，正逐步取代光耦隔离方式。
但目前主流的电容隔离方式都需要针对CMOS工艺开发专门的厚介质膜工艺，数十微米的SiO2制备难度及成本都较高，目前仅有少数Fab可以提供这样的工艺。此外，目前的电容隔离方式都是分别制备Lowside芯片和 Highside芯片，将电容或电感制备在其中一个芯片上，最后将带有电容 Lowside芯片和Highside芯片封装到一个管壳中。也有的厂商采用单独的制备电容隔离芯片，然后将Lowside芯片、电容隔离芯片和Highside芯片3 块芯片统一封装到一个管壳中。这种多芯片封装，需要特殊设计基岛分离的引线框架，相对成本较高。
发明内容
针对现有技术的上述问题，本发明的目的在于，提供一种基于SOI衬底的电容隔离结构及其制备方法。
为了解决上述技术问题，本发明的具体技术方案如下：
一方面，本发明提供一种基于SOI衬底的电容隔离结构，所述结构包括：
SOI硅片，包括依次叠加的衬底硅、埋氧层和顶层硅；所述顶层硅包括第一硅岛和第二硅岛，所述第一硅岛用于制备低压端电路，所述第二硅岛用于制备高压端电路；
隔离槽，设置在所述第一硅岛和所述第二硅岛之间，所述隔离槽的底部露出所述埋氧层上表面一部分；所述隔离槽的底部设置屏蔽层，所述屏蔽层上设置屏蔽介质层，所述屏蔽介质层上设置隔离电容下极板，所述屏蔽层上设置隔离电容下极板，所述隔离电容下极板与所述第一硅岛电连接；
第一介质层，设置在所述隔离电容下极板上，并且覆盖所述隔离电容下极板、所述第一硅岛和所述第二硅岛；
第二介质层，设置在所述第一介质层上，所述第二介质层的顶部设置隔离电容上极板，所述隔离电容上极板与所述第二硅岛电连接。
进一步地，所述隔离电容下极板通过下极板金属层与所述第一硅岛电连接；所述隔离电容上极板通过上极板金属层与所述第二硅岛电连接。
作为可选地，所述第一硅岛上设置第一焊盘，所述第一焊盘与所述隔离电容下极板连接，所述第二硅岛上设置第二焊盘，所述第二焊盘与所述隔离电容上极板连接。
作为可选地，所述第二介质层的宽度与所述隔离槽的宽度相等，并且所述第二介质层设置在所述隔离槽的上部。
作为可选地，所述屏蔽层为多晶硅层或金属层；所述第一介质层为氧化硅介质或氧化硅和氮化硅的混合介质；所述第二介质层为高分子化合物聚酰亚胺膜。
作为可选地，所述隔离电容下极板和所述隔离电容上极板均为电容平板结构。
作为可选地，所述隔离电容下极板和所述隔离电容上极板均为螺旋线圈结构，形成隔离电感结构。
另一方面，本发明还提供一种基于SOI衬底的电容隔离结构制备方法，所述方法用于制作上述所述的一种基于SOI衬底的电容隔离结构，其中所述方法包括以下步骤：
提供SOI硅片，通过刻蚀将所述SOI硅片的顶层硅分成第一硅岛和第二硅岛，并在中间形成暴露所述SOI硅片的埋氧层的隔离槽；
将所述第一硅岛进行低压电路制备和第二硅岛进行高压电路制备，并在所述第一硅岛上沉淀金属形成第一焊盘，在第二硅岛上沉淀金属形成第二焊盘，在所述隔离槽的底部制备屏蔽层，然后在所述屏蔽层上覆盖屏蔽介质层；
在所述屏蔽介质层上沉淀金属形成隔离电容下极板，所述第一焊盘和所述隔离电容下极板通过下极板金属层连接；
在所述隔离槽的底部沉积第一介质层，所述第一介质层覆盖所述第一硅岛、所述隔离槽的底部和所述第二硅岛；
在所述第一介质层上形成第二介质层，并在所述第二介质层和所述SOI 硅片的背面均涂覆光刻胶；
在所述第二介质层上的光刻胶通过光刻形成隔离电容上极板图形，再通过沉淀金属层形成隔离电容上极板；
通过刻蚀和沉淀金属层工艺，将所述第二焊盘和所述隔离电容上极板进行上极板金属层连接。
进一步地，所述通过刻蚀和沉淀金属层工艺，将所述第二焊盘和所述隔离电容上极板进行上极板金属层连接之后还包括：
在所述上极板金属层上形成聚酰亚胺膜。
作为可选地，所述第一介质层为氧化硅介质或氧化硅和氮化硅的混合介质。
作为可选地，所述第二介质层为高分子化合物聚酰亚胺，通过涂覆聚酰亚胺溶液并加热成膜。
作为可选地，通过旋涂所述聚酰亚胺溶液并加热成膜。
作为可选地，所述在所述第二介质层上的光刻胶通过光刻形成隔离电容上极板图形，再通过沉淀金属层形成隔离电容上极板之前包括：
通过刻蚀去除掉所述第一硅岛和所述第二硅岛上方的所述第二介质层。
进一步地，所述通过刻蚀去除掉所述第一硅岛和所述第二硅岛上方的所述第二介质层包括：
通过碱性溶液并加热刻蚀掉所述第一硅岛和所述第二硅岛上方的所述第二介质层。
进一步地，所述通过刻蚀和沉淀金属层工艺，将所述第二焊盘和所述隔离电容上极板进行金属连接包括：
通过lift-off工艺或刻蚀工艺在所述第二介质层上方形成金属层线路；
通过沉淀金属形成金属层，所述金属层连接所述第二焊盘和所述隔离电容上极板。
进一步地，在进行lift-off工艺时，所述SOI正面和背面的光刻胶同时被去掉。
采用上述技术方案，本发明所述的一种基于SOI衬底的电容隔离结构及其制备方法具有如下有益效果：
1.本发明所述的一种基于SOI衬底的电容隔离结构及其制备方法，无需厚膜介质工艺即可实现高低压电路的隔离，并且还能与现有的CMOS工艺完全兼容，节省了研发流程和减少了制备难度。
2.本发明所述的一种基于SOI衬底的电容隔离结构及其制备方法，通过单个芯片实现电容的隔离，节省了空间和制备工艺的流程，同时也能采用现有封装引线框架，节约了成本。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1本说明书隔离电路示意图；
图2是本发明所述的一种基于SOI衬底的电容隔离结构的结构示意图；
图3-图8本发明所述的一种基于SOI衬底的电容隔离结构的结构制备方法各步骤所呈现的结构示意；
图9是实施例1中优选实施例的结构示意图
图10本发明所述的一种基于SOI衬底的电容隔离结构的结构制备方法的步骤图解。
图中：1-SOI硅片，2-隔离槽，3-隔离电容下极板，4-第一介质层，5- 第二介质层，6-隔离电容上极板，7-第一焊盘，8-第二焊盘，9-光刻胶，11- 衬底硅，12-埋氧层，13-顶层硅，31-下极板金属层，21-屏蔽层，22-屏蔽介质层，61-上极板金属层，131-第一硅岛，132-第二硅岛。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
实施例1
随着功率等级的提高，对隔离电压的要求也逐步提高，如图1所示，电路系统中隔离电路的示意图，而在高压领域的隔离，基于片上集成电容/ 电感的隔离方式越来越成为主要的隔离方式，但是现阶段的电容隔离在制备成本，研发工艺等方面都有很大的问题，如图2所示我，为本说明书一个实施例提供的一种基于SOI衬底的电容隔离结构，所述结构将高低压电路集成在一个芯片上，同时结构的制备流程和CMOS工艺完全兼容，因此既能节约制作成本且还能完全适配现有的封装工艺。
具体地，所述结构包括：
SOI硅片1，包括依次叠加的衬底硅11、埋氧层12和顶层硅13；所述顶层硅13包括第一硅岛131和第二硅岛132，所述第一硅岛131用于制备低压端电路，所述第二硅岛132用于制备高压端电路；
隔离槽2，设置在所述第一硅岛131和所述第二硅岛132之间，所述隔离槽2的底部露出所述埋氧层12上表面一部分；所述隔离槽2的底部设置屏蔽层21，所述屏蔽层21上设置屏蔽介质层22，所述屏蔽介质层22上设置隔离电容下极板3，所述隔离电容下极板3与所述第一硅岛131电连接；
第一介质层4，设置在所述隔离电容下极板3上，并且覆盖所述隔离电容下极板3、所述第一硅岛131和所述第二硅岛132；
第二介质层5，设置在所述第一介质层4上，所述第二介质层5的顶部设置隔离电容上极板6，所述隔离电容上极板6与所述第二硅岛132电连接。
需要说明的是，本说明书提一个实施例供的结构是和CMOS工艺完全兼容，因此可以利用CMOS工艺中的流程和制备工艺来完成所述结构的制备。
示例性地，所述隔离电容下极板3可以通过下极板金属层31与所述第一硅岛131电连接；所述隔离电容上极板6可以通过上极板金属层61与所述第二硅岛132电连接，需要说明的是，所述第一硅岛131和所述第二硅岛132均已完成电路的制备，因此在进行金属层连接时，还需要在所述第一硅岛131上设置第一焊盘7，所述第一焊盘7和所述隔离电容下极板3 之间通过下极板金属层31连接，同理需要在第二硅岛132上设置第二焊盘 8，所述第二焊盘8和所述隔离电容上极板6之间通过上极板金属层61连接。
进一步地，为了屏蔽所述隔离电容下极板3与底部衬底之间的寄生电容，还需要在所述隔离槽2的底部设置屏蔽层21，所述屏蔽层21可以是多晶硅层，或者是其他金属层，同时还需要在所述屏蔽层21和所述隔离电容下极板3之间设置屏蔽介质层22，需要说明的是，根据所述屏蔽层21成分的不同，所述屏蔽介质层22的成分也需要进行相应的调整，作为可选地，所述屏蔽层21和所述隔离电容下极板3接同电位。
在一些实施例中，所述第一介质层4上表面呈平整状态，同时所述第二介质层5完全覆盖所述第一介质层4，为了更好的实现高低压隔离的效果，所述第一介质层4可以是氧化硅介质或氧化硅和氮化硅的混合介质，同时所述第二介质层5可以是高分子化合物聚酰亚胺膜，即PI膜。
具体地，所述氧化硅介质层或或混合介质层的制备按照标准CMOS工艺进行的，其厚度根据不同的要求也会不同，作为优选地，所述第一介质层4的厚度为1～2um，而PI膜的厚度则是根据目标耐压值来确定的，在低压范围内，PI膜的厚度基本没什么要求，随着输出功率的提升，隔离电压等级变高，PI膜的厚度也会要求越来越厚，比如当要求PI膜介电强度高达 210kV/mm以上时，其厚度要保证在20um以上。
在一些实施例中，所述隔离电容下极板3和所述隔离电容上极板6均为电容平板结构，能够实现很好的电容隔离。
需要说明的是，本说明书的一个实施例还可以提供一种基于SOI衬底的电感隔离结构，所述电感隔离结构和上述提供的电容隔离结构基本一致，其中所述隔离电容下极板和所述隔离电容上极板均为螺旋线圈结构，形成隔离电感结构。
需要说明的是，在一些实施例中，如图9所示，所述第二介质层5的宽度与所述隔离槽2的宽度相等，并且所述第二介质层5设置在所述隔离槽2的上部。
本说明书的一个实施例还提供一种基于SOI衬底的电容隔离结构制备方法，所述方法用于制作上述所述的一种基于SOI衬底的电容隔离结构，如图10所示，其中所述方法包括以下步骤：
提供SOI硅片，通过刻蚀将所述SOI硅片的顶层硅分成第一硅岛和第二硅岛，并在中间形成暴露所述SOI硅片的埋氧层的隔离槽；
将所述第一硅岛进行低压电路制备和第二硅岛进行高压电路制备，并在所述第一硅岛上沉淀金属形成第一焊盘，在第二硅岛上沉淀金属形成第二焊盘，在所述隔离槽的底部制备屏蔽层，然后在所述屏蔽层上覆盖屏蔽介质层；
在所述屏蔽介质层上沉淀金属形成隔离电容下极板，所述第一焊盘和所述隔离电容下极板通过下极板金属层连接；
在所述隔离槽的底部沉积第一介质层，所述第一介质层覆盖所述第一硅岛、所述隔离槽的底部和所述第二硅岛；
在所述第一介质层上形成第二介质层，并在所述第二介质层和所述SOI 硅片的背面均涂覆光刻胶；
在所述第二介质层上的光刻胶通过光刻形成隔离电容上极板图形，再通过沉淀金属层形成隔离电容上极板；
通过刻蚀和沉淀金属层工艺，将所述第二焊盘和所述隔离电容上极板进行上极板金属层连接。
如图2-图8所示，为所述方法每一步骤中所呈现的结构示意图，具体地，在进行顶层硅13的刻蚀时，可以采用干法刻蚀或湿法腐蚀，根据实际的刻蚀需求进行刻蚀，其中所述第一焊盘7和所述第二焊盘8的制备均是已匹配所在电路为前提进行的，所述隔离电容下极板3可以和所述下极板金属层31同时制备，其制备工艺可以是电镀、溅射等工艺，具体的，所述下极板金属层31可以是多层组成，作为优选地，设置一层金属层。在隔离电容下极板3和第一焊盘7之间金属层制备完成之后，则需要沉淀第一介质层4，所述第一介质层4的沉淀工艺可以完全按照CMOS工艺进行，其中所述第一介质层4可以是氧化硅介质或氧化硅和氮化硅的混合介质，所述第一介质层4完全覆盖所述SOI硅片1的上表面，并且所述第一介质层4的上表面是平整的。
需要说明的是，在进行隔离电容下极板3制备之前，需要在所述隔离槽2的底部设置屏蔽层21，用于所述隔离电容下极板3与底部衬底之间的寄生电容，具体地，所述屏蔽层21可以是多晶硅层，或者是其他金属层，同时还需要在所述屏蔽层21和所述隔离电容下极板3之间设置屏蔽介质层 22，需要说明的是，根据所述屏蔽层21成分的不同，所述屏蔽介质层22 的成分也需要进行相应的调整，作为可选地，所述屏蔽层21和所述隔离电容下极板3接同电位。
进一步地，需要在所述第一介质层4上覆盖耐压膜，即第二介质层5，所述耐压膜完全覆盖所述第一介质层4，具体地，所述耐压膜可以是高分子化合物聚酰亚胺膜，通过涂覆聚酰亚胺溶液并加热成膜，作为可选地，可以通过旋涂的方式进行涂覆。
为了在耐压膜上设置隔离电容上极板6和刻蚀金属层，需要在上面涂覆光刻胶9，同时为了保护整个SOI硅片1，还需要在所述SOI硅片1的背面也涂覆光刻胶作为保护层。然后在光刻胶9上通过光刻工艺形成隔离电容上极板图形，再通过沉淀金属的形式，形成隔离电容上极板6，但是为了实现隔离电容上极板6和第二焊盘8的连接，还需要通过额外的剥离工艺步骤来完成，作为可选地，可以通过lift-off工艺或干法刻蚀等工艺。
需要说明的是，在进行lift-off工艺时，所述SOI正面和背面的光刻胶同时被去掉，由于光刻胶只有曝光后才能在显影液中显出图形，未曝光的不受影响，Lift-off工艺一般置于丙酮溶液中，丙酮可以去除曝光过或未曝光过的光刻胶；当然，若采用刻蚀工艺形成上极板和金属线路，同样可以将样品置于丙酮中，同时去除SOI硅片上下表面的光刻胶。
在一些实施例中，其中所述第一硅岛131和所述第二硅岛132上方的耐压膜可以被刻蚀掉，具体地，是通过碱性溶液并加热刻蚀掉所述第一硅岛131和所述第二硅岛132上方的所述第二介质层5，作为可选地可以是通过氢氧化钾溶液，加热至一定温度刻蚀耐压膜，比如210℃。
通过上述提供的一种基于SOI衬底的电容隔离结构及其制备方法能够取得如下有益效果：
1)本发明所述的一种基于SOI衬底的电容隔离结构及其制备方法，无需厚膜介质工艺即可实现高低压电路的隔离，并且还能与现有的CMOS工艺完全兼容，节省了研发流程和减少了制备难度。
2)本发明所述的一种基于SOI衬底的电容隔离结构及其制备方法，通过单个芯片实现电容的隔离，节省了空间和制备工艺的流程，同时也能采用现有封装引线框架，节约了成本。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
Claims (10)
1.一种基于SOI衬底的电容隔离结构，其特征在于，包括：
SOI硅片(1)，包括依次叠加的衬底硅(11)、埋氧层(12)和顶层硅(13)；所述顶层硅(13)包括第一硅岛(131)和第二硅岛(132)，所述第一硅岛(131)用于制备低压端电路，所述第二硅岛(132)用于制备高压端电路；
隔离槽(2)，设置在所述第一硅岛(131)和所述第二硅岛(132)之间，所述隔离槽(2)的底部露出所述埋氧层(12)上表面一部分；所述隔离槽(2)的底部设置屏蔽层(21)，所述屏蔽层(21)上设置屏蔽介质层(22)，所述屏蔽介质层(22)上设置隔离电容下极板(3)，所述隔离电容下极板(3)与所述第一硅岛(131)电连接；
第一介质层(4)，设置在所述隔离电容下极板(2)上，并且覆盖所述隔离电容下极板(2)、所述第一硅岛(131)和所述第二硅岛(132)；
第二介质层(5)，设置在所述第一介质层(4)上，所述第二介质层(5)的顶部设置隔离电容上极板(6)，所述隔离电容上极板(6)与所述第二硅岛(132)电连接。
2.根据权利要求1所述的一种基于SOI衬底的电容隔离结构，其特征在于，所述隔离电容下极板(3)通过下极板金属层(31)与所述第一硅岛(131)电连接；所述隔离电容上极板(6)通过上极板金属层(61)与所述第二硅岛(132)电连接。
3.根据权利要求1所述的一种基于SOI衬底的电容隔离结构，其特征在于，所述第二介质层(5)的宽度与所述隔离槽(2)的宽度相等，并且所述第二介质层(5)设置在所述隔离槽(2)的上部。
4.根据权利要求1所述的一种基于SOI衬底的电容隔离结构，其特征在于，所述屏蔽层(21)为多晶硅层或金属层；所述第一介质层(4)为氧化硅介质或氧化硅和氮化硅的混合介质；所述第二介质层(5)为高分子化合物聚酰亚胺膜。
5.根据权利要求1所述的一种基于SOI衬底的电容隔离结构，其特征在于，所述隔离电容下极板(3)和所述隔离电容上极板(6)均为电容平板结构。
6.根据权利要求1所述的一种基于SOI衬底的电容隔离结构，其特征在于，所述隔离电容下极板(3)和所述隔离电容上极板(6)均为螺旋线圈结构。
7.一种基于SOI衬底的电容隔离结构制备方法，其特征在于，所述方法包括：
提供SOI硅片，通过刻蚀将所述SOI硅片的顶层硅分成第一硅岛和第二硅岛，并在中间形成暴露所述SOI硅片的埋氧层的隔离槽；
将所述第一硅岛进行低压电路制备和所述第二硅岛进行高压电路制备，并在所述第一硅岛上沉淀金属形成第一焊盘，在第二硅岛上沉淀金属形成第二焊盘，在所述隔离槽的底部制备屏蔽层，然后在所述屏蔽层上覆盖屏蔽介质层；
在所述屏蔽介质层上沉淀金属形成隔离电容下极板，所述第一焊盘和所述隔离电容下极板之间通过沉淀金属层连接；
在所述隔离槽中沉积第一介质层，所述第一介质层覆盖所述第一硅岛、所述隔离槽的底部和所述第二硅岛；
在所述第一介质层上形成第二介质层，并在所述第二介质层和所述SOI硅片的背面均涂覆光刻胶；
在所述第二介质层上的光刻胶通过光刻形成隔离电容上极板图形，再通过沉淀金属层形成隔离电容上极板；
通过刻蚀和沉淀金属层工艺，将所述第二焊盘和所述隔离电容上极板进行金属连接。
8.根据权利要求7所述的一种基于SOI衬底的电容隔离结构制备方法，其特征在于，所述屏蔽层为多晶硅层或金属层；所述第一介质层为氧化硅介质或氧化硅和氮化硅的混合介质；所述第二介质层为高分子化合物聚酰亚胺膜，通过涂覆聚酰亚胺溶液并加热成膜。
9.根据权利要求7所述的一种基于SOI衬底的电容隔离结构制备方法，其特征在于，所述在所述第二介质层上的光刻胶通过光刻形成隔离电容上极板图形，再通过沉淀金属层形成隔离电容上极板之前包括：
通过刻蚀去除掉所述第一硅岛和所述第二硅岛上方的所述第二介质层。
10.根据权利要求9所述的一种基于SOI衬底的电容隔离结构制备方法，其特征在于，所述通过刻蚀去除掉所述第一硅岛和所述第二硅岛上方的所述第二介质层包括：
通过碱性溶液并加热刻蚀掉所述第一硅岛和所述第二硅岛上方的所述第二介质层。
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