CN110299375A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述半导体结构包括：第一基底，所述第一基底包括第一像素区、第二像素区和第三逻辑区，所述第三逻辑区内具有第三逻辑电路；与所述第一基底相互固定的第二基底，所述第二基底包括第一逻辑区、第二逻辑区和第三像素区，所述第一逻辑区内具有第一逻辑电路，所述第一逻辑电路对所述第一像素区的像素进行逻辑控制，所述第二逻辑区内具有第二逻辑电路，所述第二逻辑电路对所述第二像素区的像素进行逻辑控制，所述第三逻辑电路对所述第三像素区的像素进行逻辑控制。所述半导体结构能够提高图像传感器集成度。
Description
技术领域
本发明涉及半导体制造和光电成像技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
图像传感器可用于感测光信号，其通过将光信号转换成电信号来实现图像拍摄功能。图像传感器按照其接收光信号的方式分为背照式(BSI)图像传感器和前照式(FSI)图像传感器。目前，出现了最新的堆栈式图像传感器芯片以使图像传感器的集成度更高、体积更小。
然而，为了满足更高的像素要求、更远的拍摄距离以及更多的拍摄效果，通常需要多个图像传感器配合使用，这样不仅增加了产品的成本、增大了产品的体积，同时还会由于多个图像传感器之间的安装偏移，导致拍摄效果差，因此目前的图像传感器集成度仍有待提高。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以降低图像传感器的成本和多个图像传感器配合使用时的安装误差，并且提高图像传感器的集成度。
为解决上述技术问题，本发明实施例提供一种半导体结构，包括：第一基底，所述第一基底包括第一像素区、第二像素区和第三逻辑区，所述第三逻辑区内具有第三逻辑电路；与所述第一基底相互固定的第二基底，所述第二基底包括第一逻辑区、第二逻辑区和第三像素区，所述第一逻辑区内具有第一逻辑电路，所述第一逻辑电路对所述第一像素区的像素进行逻辑控制，所述第二逻辑区内具有第二逻辑电路，所述第二逻辑电路对所述第二像素区的像素进行逻辑控制，所述第三逻辑电路对所述第三像素区的像素进行逻辑控制。
可选的，还包括：所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路中的两者或三者互相电连接。
可选的，还包括：所述第一像素区在所述第二基底表面的投影与所述第一逻辑区部分或全部重合；所述第二像素区在所述第二基底表面的投影与所述第二逻辑区部分或全部重合；所述第三像素区在所述第一基底表面的投影与所述第三逻辑区部分或全部重合。
可选的，还包括：所述第一基底包括：第一衬底，所述第一衬底具有相对的第一面和第二面；位于所述第二面上的第一器件层。
可选的，还包括：在垂直于所述第一面的方向上，所述第一基底具有第一厚度，所述第一厚度的范围为5微米～20微米。
可选的，所述第一衬底包括：位于所述第一像素区内的若干第一光电二极管区；位于所述第二像素区内的若干第二光电二极管区。
可选的，所述第一器件层包括：位于第一像素区的第四逻辑电路，所述第四逻辑电路与所述第一逻辑电路电连接；位于第二像素区的第五逻辑电路，所述第五逻辑电路与所述第二逻辑电路电连接；位于所述第三逻辑区的所述第三逻辑电路。
可选的，所述第一器件层还包括：位于所述第一衬底第一像素区的第二面上的第一传输栅极结构；位于所述第一衬底第二像素区的第二面上的第二传输栅极结构。
可选的，所述第二基底包括：第二衬底，所述第二衬底具有相对的第三面和第四面，且所述第三面朝向所述第一衬底固定；位于所述第三面上的第二器件层。
可选的，还包括：贯穿所述第二基底的第二导电插塞结构。
可选的，还包括：在垂直于所述第三面的方向上，所述第二基底具有第二厚度，所述第二厚度的范围为5微米～20微米。
可选的，所述第二衬底包括：位于所述第三像素区内的若干第三光电二极管区。
可选的，所述第二器件层包括：位于所述第三像素区的第六逻辑电路，所述第六逻辑电路与所述第三逻辑电路电连接；位于所述第一逻辑区的所述第一逻辑电路；位于所述第二逻辑区的所述第二逻辑电路。
可选的，所述第二器件层还包括：位于所述第二衬底第三像素区的第三面上的第三传输栅极结构。
可选的，还包括：位于所述第一基底和所述第二基底之间的第三基底。
可选的，所述第三基底具有相对的第五面和第六面，所述第五面朝向所述第一器件层；所述半导体结构还包括：位于所述第三基底第六面上的粘结层，所述粘结层朝向所述第二器件层。
可选的，所述第三基底在垂直于所述第五面的方向上具有第三厚度，所述第三厚度的范围为700微米～770微米。
可选的，还包括：贯穿所述第三基底的第三导电插塞结构。
可选的，所述第三导电插塞结构与所述第二导电插塞结构电连接。
相应的，本发明实施例还提供一种形成上述任一半导体结构的形成方法，包括：提供第一基底，所述第一基底包括第一像素区、第二像素区和第三逻辑区，所述第三逻辑区内具有第三逻辑电路；提供第二基底，所述第二基底包括第一逻辑区、第二逻辑区和第三像素区，所述第一逻辑区内具有第一逻辑电路，所述第二逻辑区内具有第二逻辑电路；将所述第一基底与所述第二基底相互固定，使所述第一逻辑电路对所述第一像素区的像素进行逻辑控制，使所述第二逻辑电路对所述第二像素区的像素进行逻辑控制，并使所述第三逻辑电路对所述第三像素区的像素进行逻辑控制。
可选的，将所述第一基底与所述第二基底相互固定的工艺为键合工艺。
可选的，还包括：提供第三基底；将所述第三基底与所述第一基底相互键合；在将所述第三基底与所述第一基底相互键合后，形成贯穿所述第三基底的第三导电插塞结构；在形成贯穿所述第三基底的第三导电插塞结构后，将所述第三基底与所述第二基底相互键合；在将所述第三基底与所述第二基底相互键合后，形成贯穿所述第二基底的第二导电插塞结构。
可选的，还包括：在将所述第三基底与所述第二基底相互键合后，对所述第一基底或所述第二基底中的一个或全部进行减薄处理工艺。
可选的，还包括：在将所述第三基底与所述第一基底相互键合后，对所述第一基底进行减薄处理。
可选的，还包括：在将所述第三基底与所述第一基底相互键合后，在所述第一衬底第一面上形成保护层；在形成贯穿所述第二基底的第二导电插塞结构后，去除所述保护层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
由于所述半导体结构包括具有第一像素区和第二像素区的第一基底，以及具有第三像素区的第二基底，因此后续以所述半导体结构形成的图像传感器芯片能够包括3个像素区，而由于所述3个像素区集成于一个图像传感器芯片中，因此具有所述图像传感器芯片形成的图像传感器无需独立封装，进而能够降低所述图像传感器的元件成本，并且减小所述图像传感器的体积；同时所述图像传感器也无需校准偏移度和光轴倾斜度，因此能够减少制造所述图像传感器的工时；不仅如此，由于所述第一逻辑电路、所述第二逻辑电路和所述第三像素区的像素是所述第二基底的一部分，而所述第一像素区的像素、所述第二像素区的像素和所述第三逻辑电路是所述第一基底的一部分，因此后续形成的所述图像传感器在能够在多摄像头配合使用及双面感光的同时，减少占用的面积，并提高集成度。
进一步，由于所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路中两者或三者互相电连接，因此以所述半导体结构形成的图像传感器芯片的第一逻辑区中的第一逻辑电路、第二逻辑区中的第二逻辑电路和第三逻辑区中的第三逻辑电路能够共同对所述第一像素区、第二像素区或第三像素区中的2个像素区或全部像素区的像素进行合成和处理，进而能够提高所述图像传感器的运算速度。
进一步，由于所述第三基底具有第三厚度，且所述第三厚度的范围为700微米～770微米，因此所述第三基底具有合适的厚度，当对所述第一基底或所述第二基底中的一个或全部进行减薄处理时，能够避免由于所述第一基底或所述第二基底太薄导致的所述第一基底或所述第二基底断裂、损坏的可能性。
附图说明
图1至图8是本发明实施例的半导体结构形成过程的剖面结构示意图；
图9是本发明实施例的半导体结构的剖面结构示意图。
具体实施方式
如背景技术所述，需要提高目前图像传感器的集成度。
具有多摄像头的组合图像传感器通过配合使用多个图像传感器，以满足更高的像素要求、更远的拍摄距离以及更多的拍摄效果。
然而由于所述多个图像传感器是相互独立的，因此一旦各所述图像传感器偏移了原位置，所述组合图像传感器就会产生跑焦问题；不仅如此，由于对所述各图像传感器还需要分别校准偏移度和光轴倾斜度，导致制造所述组合图像传感器的工时增加；并且所述各图像传感器配合使用时，运算速度也会降低。
同时，由于所述组合图像传感器还需要增加独立封装以固定所述多个相互独立的图像传感器，因此增加了所述组合图像传感器的元件，导致所述组合图像传感器的成本变高、体积变大。
为解决上述存在的技术问题，本发明的技术方案提供一种半导体结构及其形成方法，通过将包括第一像素区、第二像素区和第三逻辑区的第一基底，与包括第一逻辑区、第二逻辑区和第三像素区的第二基底相互固定，使多个像素区集成在一个图像传感器芯片上，进而降低图像传感器的成本以及多个图像传感器配合使用时的安装误差，并且提高图像传感器的集成度。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明实施例的半导体结构形成过程的剖面结构示意图。
请参考图1，提供第一基底100，所述第一基底100包括第一像素区A、第二像素区B和第三逻辑区C。
形成所述第一基底100的方法包括：提供第一衬底110，所述第一衬底110具有相对的第一面111和第二面112。
在本实施例中，所述第一衬底110的材料为硅衬底。
在其他实施例中，所述第一衬底110为硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，所述第一衬底110的选择不受限制，能够选取适于工艺需求或易于集成的材料。
在本实施例中，所述第一像素区A、所述第二像素区B的第一衬底110内具有第一阱区(图中未示出)，所述第一阱区内掺杂有第一离子。
在本实施例中，所述第一像素区A的第一衬底110内还具有若干第一光电二极管区组(未图示)，各所述第一光电二极管区组分别包括4个呈2×2阵列排布的第一光电二极管区(未图示)；所述第二像素区B的第一衬底110内还具有若干第二光电二极管区组(未图示)，各所述第二光电二极管区组分别包括4个呈2×2阵列排布的第二光电二极管区(未图示)。所述第一光电二极管区以及所述第二光电二极管区内掺杂有第二离子，且所述第二离子的导电类型和所述第一离子的导电类型相反，使得所述第一光电二极管区和第一阱区的导电类型相反，所述第二光电二极管区与第一阱区的导电类型相反，因此，构成光电二极管，从而能够将入射光中的光子转化为电子。
需要说明的是，所述第一像素区A的像素为所述若干第一光电二极管区组的总数，所述第二像素区B的像素为所述若干第二光电二极管区组的总数。
在本实施例中，所述第一像素区A的像素大于所述第二像素区B的像素。
因此，后续能够将具有不同像素大小的两个像素区集成在以所述半导体结构形成的图像传感器芯片上，因此具有所述图像传感器芯片的图像传感器能够具有两个不同像素大小的摄像模块，并将所述两个摄像模块中具有较大像素的摄像模块作为主摄像模块以负责拍摄，并且将所述两个摄像模块中具有较小像素的摄像模块作为副摄像模块以负责测算景深范围，使所述图像传感器能够具有更丰富的成像效果。
在另一实施例中，第一像素区的像素等于第二像素区的像素。
因此，后续能够将具有相同像素大小的两个像素区集成在以所述半导体结构形成的图像传感器芯片上，因此具有所述图像传感器芯片的图像传感器能够具有两个相同像素大小的摄像模块，并同时将所述两个摄像模块作为主摄像模块以负责拍摄，使所述图像传感器能够具有更高的像素、更清晰的成像效果。
在本实施例中，形成所述第一基底100的方法还包括：在所述第一衬底110第二面112上形成第一器件层120。
在本实施例中，所述第一器件层120的包括：位于所述第一像素区A的所述第一衬底110的第二面112上的若干第一传输栅极结构121，位于所述第二像素区B的所述第一衬底110的第二面112上的若干第二传输栅极结构122。所述第一传输栅极结构121用于控制所述第一光电二极管区内光生电子的传输，所述第二传输栅极结构122用于控制所述第二光电二极管区内光生电子的传输。
在本实施例中，所述第一器件层120还包括：位于第一像素区A的第四逻辑电路130；位于第二像素区B的第五逻辑电路140；位于所述第三逻辑区C的第三逻辑电路150。
在本实施例中，所述第三逻辑电路150包括第三逻辑电互连结构151和第三逻辑器件152；所述第三逻辑器件152包括第三时序控制器件(未图示)、第三存储器器件(未图示)和第三数据传输器件(未图示)。
在本实施例中，所述第四逻辑电路130包括第四逻辑电互连结构131和第四逻辑器件132；所述第四逻辑器件132包括第四行选择器件(未图示)、第四列选择器件(未图示)、第四源极跟随器件(未图示)以及第四复位器件(未图示)。
在另一实施例中，第四逻辑器件包括第四行选择器件或第四列选择器件中的一种、第四源极跟随器件以及第四复位器件。
在本实施例中，所述第五逻辑电路140包括第五逻辑电互连结构141和第五逻辑器件142；所述第五逻辑器件142包括第五行选择器件(未图示)、第五列选择器件(未图示)、第五源极跟随器件(未图示)以及第五复位器件(未图示)。
在另一实施例中，第五逻辑器件包括第五行选择器件或第五列选择器件中的一种、第五源极跟随器件以及第五复位器件。
在本实施例中，所述第三逻辑电互连结构151、所述第四逻辑电互连结构131和所述第五逻辑电互连结构141是金属布线层或电插塞结构中的一种或多种。
在本实施例中，所述第一器件层120的还包括：包围所述第三逻辑电路150、所述第四逻辑电路130、所述第五逻辑电路140、若干所述第一传输栅极结构121和若干所述第二传输栅极结构122的第一介质层161。
在另一实施例中，在提供第一基底后，在所述第一衬底第一面上形成保护层，所述保护层的材料是氧化硅。
由于在所述第一衬底上形成了保护层，因此可以保护所述第一衬底在后续形成所述半导体结构的过程中不被损坏、污染。
请参考图2，提供第二基底200，所述第二基底包括第一逻辑区D、第二逻辑区E和第三像素区F。
在本实施例中，形成所述第二基底200的方法包括：提供第二衬底210，所述第二衬底210具有相对的第三面213和第四面214。
在本实施例中，所述第二衬底210的材料为硅衬底。
在其他实施例中，所述第二衬底210为硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，所述第二衬底210的选择不受限制，能够选取适于工艺需求或易于集成的材料。
在本实施例中，所述第三像素区F的第二衬底210内具有第一阱区(图中未示出)，所述第一阱区内掺杂有第一离子。
在本实施例中，所述第三像素区F的第二衬底210内还具有若干第三光电二极管区组(未图示)，各所述第三光电二极管区组分别包括4个呈2×2阵列排布的第三光电二极管区(未图示)。所述第三光电二极管区内掺杂有第二离子，且所述第二离子的导电类型和所述第一离子的导电类型相反，使得所述第三光电二极管区和第一阱区的导电类型相反，因此，构成光电二极管，从而能够将入射光中的光子转化为电子。
需要说明的是，所述第三像素区F的像素为所述若干第三光电二极管区组的总数。
在本实施例中，形成所述第二基底200的方法还包括：在所述第二衬底210第三面213上形成第二器件层220。
在本实施例中，所述第二器件层220的包括：位于所述第三像素区F的所述第二衬底210第三面213上的若干第三传输栅极结构223。所述第三传输栅极结构223用于控制所述第三光电二极管区内光生电子的传输。
在本实施例中，所述第二器件层220还包括：位于所述第三像素区F的第六逻辑电路250；位于所述第一逻辑区D的所述第一逻辑电路230；位于所述第二逻辑区E的所述第二逻辑电路240。
在本实施例中，所述第一逻辑电路230包括第一逻辑电互连结构231和第一逻辑器件232；所述第一逻辑器件232包括第一时序控制器件(未图示)、第一存储器器件(未图示)和第一数据传输器件(未图示)。
在本实施例中，所述第二逻辑电路240包括第二逻辑电互连结构241和第二逻辑器件242；所述第二逻辑器件242包括第二时序控制器件(未图示)、第二存储器器件(未图示)和第二数据传输器件(未图示)。
在本实施例中，所述第六逻辑电路250包括第六逻辑电互连结构251和第六逻辑器件252；所述第六逻辑器件252包括第六行选择器件(未图示)、第六列选择器件(未图示)、第六源极跟随器件(未图示)以及第六复位器件(未图示)。
在另一实施例中，第六逻辑器件包括第六行选择器件或第六列选择器件中的一种、第六源极跟随器件以及第六复位器件。
在本实施例中，所述第一逻辑电互连结构231、所述第二逻辑电互连结构241和所述第六逻辑电互连结构251是金属布线层或电插塞结构中的一种或多种。
在本实施例中，所述第二器件层220的还包括：包围所述第一逻辑电路230、所述第二逻辑电路240、所述第六逻辑电路250、若干所述第三传输栅极结构223的第二介质层261。
后续将所述第一基底100与所述第二基底200相互固定，使所述第一逻辑电路230对所述第一像素区A的像素进行逻辑控制，使所述第二逻辑电路240对所述第二像素区B的像素进行逻辑控制，并使所述第三逻辑电路150对所述第三像素区F的像素进行逻辑控制，具体请参考图3至图8。
请参考图3，提供第三基底310。所述第三基底310具有相对的第五面315和第六面316。
所述第三基底310用于将所述第一基底100与所述第二基底200相互固定。
在本实施例中，所述第三基底310的材料与第一衬底110的材料相同，为硅(Si)。
在其他实施例中，所述第三基底310的材料包括锗(Ge)，硅锗(GeSi)、碳化硅、绝缘体上硅、绝缘体上锗、砷化镓或者族化合物。
在另一实施例中，在提供第三基底后，在第三基底第六面上形成粘结层。所述粘结层的材料包括：氧化硅、氮化硅或者氮碳化硅。
由于在所述第三基底的第六面上形成粘结层，因此在后续将所述第三基底第六面与所述第二基底键合时，利于提升所述第三基底与所述第二基底的键合紧密程度。
在本实施例中，在垂直于所述第五面315的方向上，所述第三基底310具有第三厚度H3，所述第三厚度H3的范围为700微米～770微米。
由于所述第三基底310具有第三厚度H3，且所述第三厚度H3的范围为700微米～770微米，因此所述第三基底310具有合适的厚度，后续所述第三基底310与所述第一基底100或所述第二基底200中的一个或全部键合后，对所述第一基底100或所述第二基底200中的一个或全部进行减薄处理时，能够避免由于所述第一基底100或所述第二基底200太薄导致的所述第一基底100或所述第二基底200断裂、损坏的可能性。
请参考图4，将所述第一基底100与所述第三基底310键合。
在本实施例中，将所述第一基底100与所述第三基底310键合的方法包括：将所述第一基底100的第一器件层120表面朝向所述第三基底310的第五面315键合。
在另一个实施例中，在将所述第一基底100与所述第三基底310键合后，对所述第一基底100第一面111进行减薄处理，以使所述第一基底100在垂直于所述第一面111的方向上具有第一厚度，所述第一厚度的范围是5微米～20微米，所述减薄工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
请参考图5，在将所述第一基底100与所述第三基底310键合后，形成贯穿所述第三基底310的第三导电插塞结构。
在本实施例中，所述第三导电插塞结构包括：第一像素区导电插塞331，所述第一像素区导电插塞331与所述第四逻辑电路互连结构131电连接；第二像素区导电插塞332，所述第二像素区导电插塞332与所述第五逻辑电路互连结构141电连接；第三逻辑区导电插塞333，所述第三逻辑区导电插塞333与所述第三逻辑电路互连结构151电连接。
在本实施例中，所述第三导电插塞结构还延伸入所述第一基底100内，即所述第一像素区导电插塞331、所述第二像素区导电插塞332和所述第三逻辑区导电插塞333还延伸入所述第一基底100内，以实现所述第一像素区导电插塞331与所述第四逻辑电路互连结构131、所述第二像素区导电插塞332与所述第五逻辑电路互连结构141、以及所述第三逻辑区导电插塞333与所述第三逻辑电路互连结构151的电连接。
在本实施例中，形成所述半导体结构的方法还包括：在形成贯穿所述第三基底310的第三导电插塞结构前，在所述第一衬底110第一面111形成保护层180，在所述第三基底310的第六面316上形成粘结层380。
由于在所述第一衬底110上形成了保护层180，因此可以保护所述第一衬底110在后续形成所述半导体结构的过程中不被损坏、污染。
由于在所述第三基底310的第六面316上形成粘结层380，因此在后续将所述粘结层380朝向所述第二器件层220键合时，利于提升所述第三基底310与所述第二基底200的键合紧密程度。
在本实施例中，所述保护层180的材料是氧化硅。
所述粘结层380的材料包括：氧化硅、氮化硅或者氮碳化硅。
在本实施例中，所述粘结层380的材料是氧化硅。
请参考图6，在形成贯穿所述第三基底310的第三导电插塞结构后，将所述第三基底310与所述第二基底200相互键合。
在本实施例中，将所述第三基底310与所述第二基底200相互键合的方法包括：将所述粘结层380朝向所述第二器件层220键合。
在另一实施例中，不形成粘结层，且第一逻辑电互连结构的至少一部分、第二逻辑电互连结构的至少一部分和第六逻辑电互连结构的至少一部分暴露于第二器件层表面。将第二基底与第三基底键合的方法是金属键合，并且在对所述第二基底与所述第三基底进行金属键合工艺前，将所述第二基底与所述第三基底对位，使所述第一逻辑电互连结构暴露于所述第二器件层表面的部分与所述第一像素区导电插塞暴露于所述第三基底第六面的部分、所述第二逻辑电互连结构暴露于所述第二器件层表面的部分与所述第二像素区导电插塞暴露于所述第三基底第六面的部分、以及所述第六逻辑电互连结构暴露于所述第二器件层表面的部分与所述第三逻辑区导电插塞暴露于所述第三基底第六面的部分分别对应。
在本实施例中，将所述第三基底310与所述第二基底200相互键合后，对所述第一基底100第一面111和所述第二基底200第四面214进行减薄处理，以使所述第一基底100在垂直于所述第一面111的方向上具有第一厚度(未图示)，并且使所述第二基底200在垂直于所述第三面213的方向上具有第二厚度(未图示)。
由于对所述第一基底100进行所述减薄处理后，减小了所述第一基底100在垂直于所述第一面111方向上的厚度，因此后续以所述半导体结构形成的图像传感器芯片也减小了厚度，进而能够减小了具有所述图像传感器芯片的图像传感器的体积。
由于对所述第二基底200进行所述减薄处理后，减小了所述第二基底200在垂直于所述第三面213方向上的厚度，因此后续以所述半导体结构形成的图像传感器芯片也减小了厚度，进而能够减小了具有所述图像传感器芯片的图像传感器的体积。
在本实施例中，所述第一厚度的范围是5微米～20微米。
在本实施例中，所述第二厚度的范围是5微米～20微米。
在本实施例中，所述减薄处理的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，将所述第三基底310与所述第二基底200相互键合后，所述第一像素区A在所述第二基底200表面的投影与所述第一逻辑区D全部重合；所述第二像素区B在所述第二基底200表面的投影与所述第二逻辑区E全部重合；所述第三像素区F在所述第一基底100表面的投影与所述第三逻辑区C全部重合。
在另一实施例中，将第三基底与第二基底相互键合后，第一像素区在第二基底表面的投影与第一逻辑区部分重合；第二像素区在第二基底表面的投影与第二逻辑区部分重合；第三像素区在第一基底表面的投影与第三逻辑区部分重合。
请参考图7，在将所述第三基底310与所述第二基底200相互键合后，形成贯穿所述第二基底200的第二导电插塞结构。
在本实施例中，所述第二导电插塞结构包括：第一逻辑区导电插塞281，所述第一逻辑区导电插塞281与所述第一像素区导电插塞331电连接，以使所述第一逻辑电路230(如图2所示)与所述第四逻辑电路130(如图1所示)电连接，由此，所述第一逻辑电路230能够对所述第一像素区A的像素进行逻辑控制；第二逻辑区导电插塞282，所述第二逻辑区导电插塞282与所述第二像素区导电插塞332电连接，以使所述第二逻辑电路240(如图2所示)与所述第五逻辑电路140(如图1所示)电连接，由此，所述第二逻辑电路240能够对所述第二像素区B的像素进行逻辑控制；第三像素区导电插塞283，所述第三像素区导电插塞283与所述第三逻辑区导电插塞333电连接，以使所述第三逻辑电路250(如图2所示)与所述第六逻辑电路150(如图1所示)电连接，由此，所述第三逻辑电路250能够对所述第三像素区F的像素进行逻辑控制。
在另一实施例中，第一逻辑电路、第二逻辑电路和第三逻辑电路中的两者或三者互相电连接。
由于所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路中两者或三者互相电连接，因此以所述半导体结构形成的图像传感器芯片的第一逻辑区中的第一逻辑电路、第二逻辑区中的第二逻辑电路和第三逻辑区中的第三逻辑电路能够共同对所述第一像素区、第二像素区或第三像素区中的2个像素区或全部像素区的像素进行合成和处理，进而能够提高所述图像传感器的运算速度。
请参考图8，在形成贯穿所述第二基底200的第二导电插塞结构后，去除所述保护层180。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构。
图9是本发明实施例的半导体结构的剖面结构示意图。
请参考图9，所述半导体结构包括：第一基底400，所述第一基底400包括第一像素区X、第二像素区Y和第三逻辑区Z，所述第三逻辑区Z内具有第三逻辑电路450；
与所述第一基底400相互固定的第二基底500，所述第二基底500包括第一逻辑区R、第二逻辑区T和第三像素区S，所述第一逻辑区R内具有第一逻辑电路530，所述第一逻辑电路530对所述第一像素区X的像素进行逻辑控制，所述第二逻辑区T内具有第二逻辑电路540，所述第二逻辑电路540对所述第二像素区Y的像素进行逻辑控制，所述第三逻辑电路450对所述第三像素区S的像素进行逻辑控制。
在本实施例中，由于所述半导体结构包括具有第一像素区X和第二像素区Y的第一基底400，以及具有第三像素区S的第二基底500，因此后续以所述半导体结构形成的图像传感器芯片能够包括3个像素区，而由于所述3个像素区集成于一个图像传感器芯片中，因此具有所述图像传感器芯片形成的图像传感器无需独立封装，进而能够降低所述图像传感器的元件成本，并且减小所述图像传感器的体积；同时所述图像传感器也无需校准偏移度和光轴倾斜度，因此能够减少制造所述图像传感器的工时；不仅如此，由于所述第一逻辑电路530、所述第二逻辑电路540和所述第三像素区S的像素是所述第二基底500的一部分，而所述第一像素区X的像素、所述第二像素区Y的像素和所述第三逻辑电路450是所述第一基底400的一部分，因此能够减少后续形成的所述图像传感器占用的面积，并提高所述图像传感器的集成度。
以下将结合附图进行详细说明。
请参考图9，所述第一像素区X在所述第二基底500表面的投影与所述第一逻辑区R全部重合；所述第二像素区Y在所述第二基底500表面的投影与所述第二逻辑区T全部重合；所述第三像素区S在所述第一基底400表面的投影与所述第三逻辑区Z全部重合。
在另一实施例中，第一像素区在第二基底表面的投影与第一逻辑区部分重合；第二像素区在第二基底表面的投影与第二逻辑区部分重合；第三像素区在第一基底表面的投影与第三逻辑区部分重合。
请继续参考图9，所述第一基底400包括：第一衬底410，所述第一衬底410具有相对的第一面411和第二面412。
在本实施例中，所述第一衬底410的材料为硅衬底。
在其他实施例中，所述第一衬底410为硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，所述第一衬底410的选择不受限制，能够选取适于工艺需求或易于集成的材料。
在本实施例中，所述第一像素区X、所述第二像素区Y的第一衬底410内具有第一阱区(图中未示出)，所述第一阱区内掺杂有第一离子。
在本实施例中，所述第一像素区X的第一衬底410内还具有若干第一光电二极管区组(未图示)，各所述第一光电二极管区组分别包括4个呈2×2阵列排布的第一光电二极管区(未图示)；所述第二像素区Y的第一衬底410内还具有若干第二光电二极管区组(未图示)，各所述第二光电二极管区组分别包括4个呈2×2阵列排布的第二光电二极管区(未图示)。所述第一光电二极管区以及所述第二光电二极管区内掺杂有第二离子，且所述第二离子的导电类型和所述第一离子的导电类型相反，使得所述第一光电二极管区和第一阱区的导电类型相反，所述第二光电二极管区与第一阱区的导电类型相反，因此，构成光电二极管，从而能够将入射光中的光子转化为电子。
需要说明的是，所述第一像素区X的像素为所述若干第一光电二极管区组的总数，所述第二像素区Y的像素为所述若干第二光电二极管区组的总数。
由于在所述第一衬底410中具有第一像素区X和第二像素区Y，后续以所述半导体结构形成的图像传感器能够在一个面上具有2个摄像模块，因此，当所述2个摄像模块配合使用时，即当所述第一像素区X的像素和所述第二像素区Y的像素配合使用时，所述图像传感器能够具有更高的像素、更丰富的成像效果。
在本实施例中，所述第一像素区X的像素大于所述第二像素区Y的像素。
在另一实施例中，第一像素区的像素等于第二像素区的像素。
请继续参考图9，所述第一基底400还包括：位于所述第一衬底410第二面412上的第一器件层420。
所述第一器件层420的包括：位于所述第一像素区X的所述第一衬底410的第二面412上的若干第一传输栅极结构421，位于所述第二像素区Y的所述第一衬底410的第二面412上的若干第二传输栅极结构422。所述第一传输栅极结构421用于控制所述第一光电二极管区内光生电子的传输，所述第二传输栅极结构422用于控制所述第二光电二极管区内光生电子的传输。
所述第一器件层420还包括：位于第一像素区X的第四逻辑电路430；位于第二像素区Y的第五逻辑电路440；位于所述第三逻辑区Z的第三逻辑电路450。
在本实施例中，所述第三逻辑电路450包括第三逻辑电互连结构451和第三逻辑器件452；所述第三逻辑器件452包括第三时序控制器件(未图示)、第三存储器器件(未图示)和第三数据传输器件(未图示)。
在本实施例中，所述第四逻辑电路430包括第四逻辑电互连结构431和第四逻辑器件432；所述第四逻辑器件432包括第四行选择器件(未图示)、第四列选择器件(未图示)、第四源极跟随器件(未图示)以及第四复位器件(未图示)。
在另一实施例中，第四逻辑器包括第四行选择器件或第四列选择器件中的一种、第四源极跟随器件以及第四复位器件。
在本实施例中，所述第五逻辑电路440包括第五逻辑电互连结构441和第五逻辑器件442；所述第五逻辑器件442包括第五行选择器件(未图示)、第五列选择器件(未图示)、第五源极跟随器件(未图示)以及第五复位器件(未图示)。
在另一实施例中，第五逻辑器件包括第五行选择器件或第五列选择器件中的一种、第五源极跟随器件以及第五复位器件。
在本实施例中，所述第三逻辑电互连结构451、所述第四逻辑电互连结构431和所述第五逻辑电互连结构441是金属布线层或电插塞结构中的一种或多种。
在本实施例中，所述第一器件层420的还包括：包围所述第三逻辑电路450、所述第四逻辑电路430、所述第五逻辑电路440、若干所述第一传输栅极结构421和若干所述第二传输栅极结构422的第一介质层461。
在本实施例中，所述第一基底400在垂直于所述第一面411的方向上具有第一厚度(未图示)，所述第一厚度的范围是5微米～20微米。
请继续参考图9，所述第二基底500包括：第二衬底510，所述第二衬底510具有相对的第三面513和第四面514，且所述第三面513朝向所述第一衬底410的第二面412固定。
由于在所述第二衬底510中具有第三像素区S，且所述第二衬底510的第三面513朝向所述第一衬底410的第二面412固定，因此所述半导体结构能够在所述第一面411和所述第四面514感光，进而以所述半导体结构形成的图像传感器能够实现双面感光。
在本实施例中，所述第二衬底510的材料为硅衬底。
在其他实施例中，所述第二衬底510为硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，所述第二衬底510的选择不受限制，能够选取适于工艺需求或易于集成的材料。
在本实施例中，所述第三像素区S的第二衬底510内具有第一阱区(图中未示出)，所述第一阱区内掺杂有第一离子。
在本实施例中，所述第三像素区S的第二衬底510内还具有若干第三光电二极管区组(未图示)，各所述第三光电二极管区组分别包括4个呈2×2阵列排布的第三光电二极管区(未图示)。所述第三光电二极管区内掺杂有第二离子，且所述第二离子的导电类型和所述第一离子的导电类型相反，使得所述第三光电二极管区和第一阱区的导电类型相反，因此，构成光电二极管，从而能够将入射光中的光子转化为电子。
需要说明的是，所述第三像素区S的像素为所述若干第三光电二极管区组的总数。
请继续参考图9，所述第二基底500还包括：位于所述第二衬底510第三面513上的第二器件层520。
在本实施例中，所述第二器件层520的包括：位于所述第三像素区S的所述第二衬底510第三面513上的若干第三传输栅极结构523。所述第三传输栅极结构523用于控制所述第三光电二极管区内光生电子的传输。
在本实施例中，所述第二器件层520还包括：位于所述第三像素区S的第六逻辑电路550；位于所述第一逻辑区R的所述第一逻辑电路530；位于所述第二逻辑区T的所述第二逻辑电路540。
在本实施例中，所述第一逻辑电路530包括第一逻辑电互连结构531和第一逻辑器件532；所述第一逻辑器件532包括第一时序控制器件(未图示)、第一存储器器件(未图示)和第一数据传输器件(未图示)。
在本实施例中，所述第二逻辑电路540包括第二逻辑电互连结构541和第二逻辑器件542；所述第二逻辑器件542包括第二时序控制器件(未图示)、第二存储器器件(未图示)和第二数据传输器件(未图示)。
在本实施例中，所述第六逻辑电路550包括第六逻辑电互连结构551和第六逻辑器件552；所述第六逻辑器件552包括第六行选择器件(未图示)、第六列选择器件(未图示)、第六源极跟随器件(未图示)以及第六复位器件(未图示)。
在另一实施例中，第六逻辑器件包括第六行选择器件或第六列选择器件中的一种、第六源极跟随器件以及第六复位器件。
在本实施例中，所述第一逻辑电互连结构531、所述第二逻辑电互连结构541和所述第六逻辑电互连结构551是金属布线层或电插塞结构中的一种或多种。
在本实施例中，所述第二器件层520的还包括：包围所述第一逻辑电路530、所述第二逻辑电路540、所述第六逻辑电路550、若干所述第三传输栅极结构523的第二介质层561。
在本实施例中，所述第二基底500在垂直于所述第三面513的方向上具有第二厚度(未图示)，所述第二厚度的范围是5微米～20微米。
请继续参考图9，在本实施例中，所述半导体结构还包括：位于所述第一基底400和所述第二基底500之间的第三基底610，所述第三基底610具有相对的第五面615和第六面616，所述第五面615朝向所述第一器件层420。
在本实施例中，在垂直于所述第五面615的方向上，所述第三基底610具有第三厚度(未图示)，所述第三厚度的范围为700微米～770微米。
在本实施例中，所述第三基底610的材料与第一衬底410的材料相同，为硅(Si)。
在其他实施例中，所述第三基底610的材料包括锗(Ge)，硅锗(GeSi)、碳化硅、绝缘体上硅、绝缘体上锗、砷化镓或者族化合物。
请继续参考图9，所述半导体结构还包括：位于所述第三基底610第六面616上的粘结层680，所述粘结层680朝向所述第二器件层520。
在另一实施例中，所述半导体结构不包括粘结层。
在本实施例中，所述粘结层680的材料包括：氧化硅、氮化硅或者氮碳化硅。
在本实施例中，所述半导体结构还包括：贯穿所述第三基底的第三导电插塞结构。
在本实施例中，所述第三导电插塞结构包括：第一像素区导电插塞631，所述第一像素区导电插塞631与所述第四逻辑电互连结构431电连接；第二像素区导电插塞632，所述第二像素区导电插塞632与所述第五逻辑电互连结构441电连接；第三逻辑区导电插塞633，所述第三逻辑区导电插塞633与所述第三逻辑电互连结构451电连接。
在本实施例中，所述第三导电插塞结构还延伸入所述第一基底400内，即所述第一像素区导电插塞631、所述第二像素区导电插塞632和所述第三逻辑区导电插塞633还延伸入所述第一基底400内，以实现所述第一像素区导电插塞631与所述第四逻辑电路互连结构431、所述第二像素区导电插塞632与所述第五逻辑电路互连结构441、以及所述第三逻辑区导电插塞633与所述第三逻辑电路互连结构451的电连接。
在本实施例中，所述半导体结构还包括：贯穿所述第二基底500的第二导电插塞结构。
在本实施例中，所述第二导电插塞结构包括：第一逻辑区导电插塞581，所述第一逻辑区导电插塞581与所述第一像素区导电插塞631电连接，以使所述第一逻辑电路530与所述第四逻辑电路430电连接，由此，所述第一逻辑电路530能够对所述第一像素区X的像素进行逻辑控制；第二逻辑区导电插塞582，所述第二逻辑区导电插塞582与所述第二像素区导电插塞632电连接，以使所述第二逻辑电路540与所述第五逻辑电路440电连接，由此，所述第二逻辑电路540能够对所述第二像素区Y的像素进行逻辑控制；第三像素区导电插塞583，所述第三像素区导电插塞583与所述第三逻辑区导电插塞633电连接，以使所述第三逻辑电路550与所述第六逻辑电路450电连接，由此，所述第三逻辑电路550能够对所述第三像素区S的像素进行逻辑控制。
在其他实施例中，第一逻辑电路、第二逻辑电路和第三逻辑电路中的两者或三者互相电连接。
在本实施例中，所述半导体结构还包括：位于第一像素区X的所述第一衬底410第一面411上的第一滤光层(未图示)；位于第三像素区S的所述第二衬底510第四面514上的第三滤光层(未图示)。
在本实施例中，由于所述半导体结构在所述第一像素区X的所述第一衬底410第一面411上具有第一滤光层，因此以所述半导体结构形成的图像传感器能够在所述第一像素区X中捕捉颜色，同时，由于所述半导体结构在所述第二像素区Y的所述第一衬底410第一面411上没有滤光层，所述半导体结构在所述第二像素区Y的所述第一衬底410第一面411上的进光量更大，即所述第二像素区Y的像素清晰度更高，因此，以所述半导体结构形成的图像传感器能够在所述第二像素区Y中捕捉细节，进而将所述第一像素区X的像素与所述第二像素区Y的像素配合使用，能使所述图像传感器形成清晰度更高的彩色图像。
在本实施例中，所述第一滤光层包括若干第一滤光片组，各所述第一滤光片组分别包括4片呈2×2阵列排布的滤光片，所述第一滤光片组包括的滤光片为红光滤光片、绿光滤光片、黄光滤光片、蓝光滤光片或白光滤光片；所述第一滤光片组由所述红光滤光片、所述绿光滤光片、所述绿光滤光片和所述蓝光滤光片组成，或由所述红光滤光片、所述黄光滤光片、所述黄光滤光片和所述蓝光滤光片，或由所述红光滤光片、所述绿光滤光片、所述蓝光滤光片和所述白光滤光片组成。
在本实施例中，所述第三滤光层包括若干第三滤光片组，各所述第三滤光片组分别包括4片呈2×2阵列排布的滤光片，所述第三滤光片组包括的滤光片为红光滤光片、绿光滤光片、黄光滤光片、蓝光滤光片或白光滤光片；所述第三滤光片组由所述红光滤光片、所述绿光滤光片、所述绿光滤光片和所述蓝光滤光片组成，或由所述红光滤光片、所述黄光滤光片、所述黄光滤光片和所述蓝光滤光片，或由所述红光滤光片、所述绿光滤光片、所述蓝光滤光片和所述白光滤光片组成。
在另一实施例中，所述半导体结构还包括：位于第二像素区的第一衬底第一面上的第二滤光层(未图示)。所述第二滤光层包括若干第二滤光片组，各所述第二滤光片组分别包括4片呈2×2阵列排布的滤光片，所述第二滤光片组包括的滤光片为红光滤光片、绿光滤光片、黄光滤光片、蓝光滤光片或白光滤光片；所述第二滤光片组由所述红光滤光片、所述绿光滤光片、所述绿光滤光片和所述蓝光滤光片组成，或由所述红光滤光片、所述黄光滤光片、所述黄光滤光片和所述蓝光滤光片，或由所述红光滤光片、所述绿光滤光片、所述蓝光滤光片和所述白光滤光片组成。
由于所述半导体结构在所述第二像素区的所述第一衬底第一面上具有所述第二滤光层，因此以所述半导体结构形成的图像传感器能够在所述第二像素区中捕捉颜色，即所述图像传感器在一个进光面上能够具有两个彩色摄像模块，进而当第一像素区的像素与第二像素区的像素配合使用时，能使所述图像传感器形成像素更高的彩色图像。
在本实施例中，所述半导体结构还包括位于所述若干第一滤光片组和所述第三滤光片组的滤光片上的若干微透镜。
在另一实施例中，所述半导体结构还包括位于所述若干第二滤光片组的滤光片上的若干微透镜。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (25)
1.一种半导体结构，其特征在于，包括：
第一基底，所述第一基底包括第一像素区、第二像素区和第三逻辑区，所述第三逻辑区内具有第三逻辑电路；
与所述第一基底相互固定的第二基底，所述第二基底包括第一逻辑区、第二逻辑区和第三像素区，所述第一逻辑区内具有第一逻辑电路，所述第一逻辑电路对所述第一像素区的像素进行逻辑控制，所述第二逻辑区内具有第二逻辑电路，所述第二逻辑电路对所述第二像素区的像素进行逻辑控制，所述第三逻辑电路对所述第三像素区的像素进行逻辑控制。
2.根据权利要求1所述的半导体结构，其特征在于，还包括：所述第一逻辑电路、所述第二逻辑电路和所述第三逻辑电路中的两者或三者互相电连接。
3.根据权利要求1所述的半导体结构，其特征在于，还包括：所述第一像素区在所述第二基底表面的投影与所述第一逻辑区部分或全部重合；所述第二像素区在所述第二基底表面的投影与所述第二逻辑区部分或全部重合；所述第三像素区在所述第一基底表面的投影与所述第三逻辑区部分或全部重合。
4.根据权利要求1所述的半导体结构，其特征在于，还包括：所述第一基底包括：第一衬底，所述第一衬底具有相对的第一面和第二面；位于所述第二面上的第一器件层。
5.根据权利要求4所述的半导体结构，其特征在于，还包括：在垂直于所述第一面的方向上，所述第一基底具有第一厚度，所述第一厚度的范围为5微米～20微米。
6.根据权利要求4所述的半导体结构，其特征在于，所述第一衬底包括：位于所述第一像素区内的若干第一光电二极管区；位于所述第二像素区内的若干第二光电二极管区。
7.根据权利要求4所述的半导体结构，其特征在于，所述第一器件层包括：位于第一像素区的第四逻辑电路，所述第四逻辑电路与所述第一逻辑电路电连接；位于第二像素区的第五逻辑电路，所述第五逻辑电路与所述第二逻辑电路电连接；位于所述第三逻辑区的所述第三逻辑电路。
8.根据权利要求7所述的半导体结构，其特征在于，所述第一器件层还包括：位于所述第一衬底第一像素区的第二面上的第一传输栅极结构；位于所述第一衬底第二像素区的第二面上的第二传输栅极结构。
9.根据权利要求4所述的半导体结构，其特征在于，所述第二基底包括：第二衬底，所述第二衬底具有相对的第三面和第四面，且所述第三面朝向所述第一衬底固定；位于所述第三面上的第二器件层。
10.根据权利要求9所述的半导体结构，其特征在于，还包括：贯穿所述第二基底的第二导电插塞结构。
11.根据权利要求9所述的半导体结构，其特征在于，还包括：在垂直于所述第三面的方向上，所述第二基底具有第二厚度，所述第二厚度的范围为5微米～20微米。
12.根据权利要求9所述的半导体结构，其特征在于，所述第二衬底包括：位于所述第三像素区内的若干第三光电二极管区。
13.根据权利要求9所述的半导体结构，其特征在于，所述第二器件层包括：位于所述第三像素区的第六逻辑电路，所述第六逻辑电路与所述第三逻辑电路电连接；位于所述第一逻辑区的所述第一逻辑电路；位于所述第二逻辑区的所述第二逻辑电路。
14.根据权利要求13所述的半导体结构，其特征在于，所述第二器件层还包括：位于所述第二衬底第三像素区的第三面上的第三传输栅极结构。
15.根据权利要求10所述的半导体结构，其特征在于，还包括：位于所述第一基底和所述第二基底之间的第三基底。
16.根据权利要求15所述的半导体结构，其特征在于，所述第三基底具有相对的第五面和第六面，所述第五面朝向所述第一器件层；所述半导体结构还包括：位于所述第三基底第六面上的粘结层，所述粘结层朝向所述第二器件层。
17.根据权利要求15所述的半导体结构，其特征在于，所述第三基底在垂直于所述第五面的方向上具有第三厚度，所述第三厚度的范围为700微米～770微米。
18.根据权利要求15所述的半导体结构，其特征在于，还包括：贯穿所述第三基底的第三导电插塞结构。
19.根据权利要求18所述的半导体结构，其特征在于，所述第三导电插塞结构与所述第二导电插塞结构电连接。
20.一种形成如权利要求1至19任一半导体结构的形成方法，其特征在于，包括：
提供第一基底，所述第一基底包括第一像素区、第二像素区和第三逻辑区，所述第三逻辑区内具有第三逻辑电路；
提供第二基底，所述第二基底包括第一逻辑区、第二逻辑区和第三像素区，所述第一逻辑区内具有第一逻辑电路，所述第二逻辑区内具有第二逻辑电路；
将所述第一基底与所述第二基底相互固定，使所述第一逻辑电路对所述第一像素区的像素进行逻辑控制，使所述第二逻辑电路对所述第二像素区的像素进行逻辑控制，并使所述第三逻辑电路对所述第三像素区的像素进行逻辑控制。
21.根据权利要求20所述的半导体结构的形成方法，其特征在于，将所述第一基底与所述第二基底相互固定的工艺为键合工艺。
22.根据权利要求21所述的半导体结构的形成方法，其特征在于，还包括：提供第三基底；将所述第三基底与所述第一基底相互键合；在将所述第三基底与所述第一基底相互键合后，形成贯穿所述第三基底的第三导电插塞结构；在形成贯穿所述第三基底的第三导电插塞结构后，将所述第三基底与所述第二基底相互键合；在将所述第三基底与所述第二基底相互键合后，形成贯穿所述第二基底的第二导电插塞结构。
23.根据权利要求22所述的半导体结构的形成方法，其特征在于，还包括：在将所述第三基底与所述第二基底相互键合后，对所述第一基底或所述第二基底中的一个或全部进行减薄处理工艺。
24.根据权利要求22所述的半导体结构的形成方法，其特征在于，还包括：在将所述第三基底与所述第一基底相互键合后，对所述第一基底进行减薄处理。
25.根据权利要求22所述的半导体结构的形成方法，其特征在于，还包括：在将所述第三基底与所述第一基底相互键合后，在所述第一衬底第一面上形成保护层；在形成贯穿所述第二基底的第二导电插塞结构后，去除所述保护层。
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