CN110288949B - 一种像素电路及其驱动方法、显示装置 - Google Patents

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Abstract

一种像素电路及其驱动方法、显示装置，该像素电路用于驱动发光元件，包括：节点控制子电路用于在第一扫描端的控制下，向第一节点提供数据信号端的信号，向第二节点提供控制信号端的信号；驱动子电路用于在第一节点和第二节点的控制下，向第二节点提供驱动电流；存储子电路用于存储第一节点和第二节点之间电荷；读取子电路用于在第二扫描端的控制下，向控制信号端提供第二节点的信号或者向第二节点提供控制信号端的信号；发光元件，分别与第二节点和第二电源端电连接。本申请实施例提供的技术方案保证了显示正常，进而提升了显示效果。

Description

一种像素电路及其驱动方法、显示装置
技术领域
本文涉及显示技术领域，具体涉及一种像素电路及其驱动方法、显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)显示器是当今显示器研究领域的热点之一，OLED显示器具有低能耗、生产成本低、自发光、宽视角及响应速度快等优点。OLED显示器中每个像素均包括像素电路，像素电路中包括驱动晶体管以向OLED输出驱动电流。由于驱动晶体管的制造工艺的局限性，不同的驱动晶体管的参数存在差异，使得流经OLED的驱动电流不同，为了保证显示效果，需要对像素电路进行补偿。
具体的，OLED显示器的显示阶段包括：扫描阶段和感应阶段，扫描阶段用于通过控制每一行像素电路连接扫描信号，以向每一行像素电路写入数据信号，感应阶段用于对某行像素电路进行感应，以对像素电路进行外部补偿。在对某行像素电路进行感应时，需要控制该行像素电路和下一行像素电路所连接的扫描信号。为了保证显示画面的连续性，在感应阶段对某行像素电路进行感应之后，还需要重新写入该行像素电路和下一行像素电路的数据信号。经发明人研究发现，相关技术中提供的像素电路在感应阶段对某行像素电路进行感应之后下一行像素电路的数据信号无法正常写入，导致显示异常，进而影响了显示效果。
发明内容
本申请提供了一种像素电路及其驱动方法、显示装置，能够保证在感应阶段对某行像素电路进行感应之后下一行像素电路的数据信号正常写入，保证了显示正常，进而提升了显示效果。
第一方面，本申请提供一种像素电路，用于驱动发光元件，包括：节点控制子电路、驱动子电路、存储子电路和读取子电路；
所述节点控制子电路，分别与第一扫描端、第一节点、第二节点、数据信号端和控制信号端电连接，用于在第一扫描端的控制下，向第一节点提供数据信号端的信号，向第二节点提供控制信号端的信号；
所述驱动子电路，分别与第一节点、第一电源端和第二节点电连接，用于在第一节点和第二节点的控制下，向第二节点提供驱动电流；
所述存储子电路，分别与第一节点和第二节点电连接，用于存储第一节点和第二节点之间电荷；
所述读取子电路，分别与第二扫描端、第二节点和控制信号端电连接，用于在第二扫描端的控制下，向第二节点提供控制信号端的信号，或者向控制信号端提供第二节点的信号；
所述发光元件，分别与第二节点和第二电源端电连接。
可选地，所述节点控制子电路包括：第一节点控制子电路和第二节点控制子电路；
所述第一节点控制子电路，分别与第一扫描端、数据信号端和第一节点电连接，用于在第一扫描端的控制下，向第一节点提供数据信号端的信号；
所述第二节点控制子电路，分别与第一扫描端、第二节点和控制信号端电连接，用于在第一扫描端的控制下，向第二节点提供控制信号端的信号。
可选地，所述第一节点控制子电路包括：第一开关晶体管；
第一开关晶体管的控制极与第一扫描端电连接，第一开关晶体管的第一极与数据信号端电连接，第一开关晶体管的第二极与第一节点电连接。
可选地，所述第二节点控制子电路包括：第二开关晶体管；
第二开关晶体管的控制极与第一扫描端电连接，第二开关晶体管的第一极与控制信号端电连接，第二开关晶体管的第二极与第二节点电连接。
可选地，所述驱动子电路包括：驱动晶体管；
驱动晶体管的控制极与第一节点电连接，驱动晶体管的第一极与第一电源端电连接，驱动晶体管的第二极与第二节点电连接。
可选地，所述存储子电路包括：存储电容；
存储电容的第一端与第一节点电连接，存储电容的第二端与第二节点电连接。
可选地，所述读取子电路包括：第三开关晶体管；
第三开关晶体管的控制极与第二扫描端电连接，第三开关晶体管的第一极与控制信号端电连接，第三开关晶体管的第二极与第二节点电连接。
可选地，所述节点控制子电路包括：第一开关晶体管和第二开关晶体管，所述存储子电路包括：存储电容，所述读取子电路包括：第三开关晶体管，所述驱动子电路包括：驱动晶体管；
第一开关晶体管的控制极与第一扫描端电连接，第一开关晶体管的第一极与数据信号端电连接，第一开关晶体管的第二极与第一节点电连接；
第二开关晶体管的控制极与第一扫描端电连接，第二开关晶体管的第一极与控制信号端电连接，第二开关晶体管的第二极与第二节点电连接；
第三开关晶体管的控制极与第二扫描端电连接，第三开关晶体管的第一极与控制信号端电连接，第三开关晶体管的第二极与第二节点电连接；
驱动晶体管的控制极与第一节点电连接，驱动晶体管的第一极与第一电源端电连接，驱动晶体管的第二极与第二节点电连接；
存储电容的第一端与第一节点电连接，存储电容的第二端与第二节点电连接。
可选地，当所述第一扫描端提供有效电平时，所述第二扫描端提供无效电平，当所述第二扫描端提供有效电平时，所述第一扫描端提供无效电平。
第二方面，本申请提供一种显示装置，包括：P行Q列像素电路，其中，P，Q为大于1的正整数；
所述像素电路为如权利要求1～9任一项所述的像素电路。
可选地，第i行像素电路的第二扫描端与第i+1行像素电路的第一扫描端电连接，1≤i≤P-1。
可选地，所述显示装置还包括：栅极驱动电路；
所述栅极驱动电路包括：P级移位寄存器，第i级移位寄存器的输出端与第i行像素电路的第一扫描端电连接，1≤i≤P。
第二方面，本申请提供一种像素电路的驱动方法，应用于如权利要求1～9任一项所述的像素电路中，在驱动显示时，所述像素电路的驱动时序包括：扫描阶段和感应阶段，在感应阶段中，所述方法包括：
第一阶段，在第一扫描端的控制下，节点控制子电路向第一节点提供数据信号端的信号，并向第二节点提供控制信号端的信号，存储子电路存储第一节点和第二节点之间电荷；
第二阶段，在第一节点和第二节点的控制下，驱动子电路向第二节点提供驱动电流；
第三阶段，在第二扫描端的控制下，读取子电路向控制信号端提供第二节点的信号；
第四阶段，在第二扫描端的控制下，读取子电路向第二节点提供控制信号端的信号；
第五阶段，在第一扫描端的控制下，节点控制子电路向第一节点提供数据信号端的信号，并向第二节点提供控制信号端的信号。
可选地，所述第一扫描端用于在第一阶段和第五阶段提供有效电平，所述第二扫描端用于在第二阶段、第三阶段和第四阶段提供有效电平，所述控制信号端用于在第一阶段、第四阶段和第五阶段提供参考信号，还用于在第三阶段读取第二节点的信号。
可选地，所述参考信号的电压值小于第二电源端的信号的电压值。
本申请提供一种像素电路及其驱动方法、显示装置，其中，像素电路用于驱动发光元件，包括：节点控制子电路、驱动子电路、存储子电路和读取子电路；节点控制子电路，分别与第一扫描端、第一节点、第二节点、数据信号端和控制信号端电连接，用于在第一扫描端的控制下，向第一节点提供数据信号端的信号，向第二节点提供控制信号端的信号；驱动子电路，分别与第一节点、第一电源端和第二节点电连接，用于在第一节点和第二节点的控制下，向第二节点提供驱动电流；存储子电路，分别与第一节点和第二节点电连接，用于存储第一节点和第二节点之间电荷；读取子电路，分别与第二扫描端、第二节点和控制信号端电连接，用于在第二扫描端的控制下，向第二节点提供控制信号端的信号，或者向控制信号端提供第二节点的信号；发光元件，分别与第二节点和第二电源端电连接。本申请实施例提供的节点控制子电路由同一控制端控制第一节点和第二节点的信号，能够保证在感应阶段对某行像素电路进行感应之后下一行像素电路的数据信号正常写入，保证了显示正常，进而提升了显示效果。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书、权利要求书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为相关技术中多个像素电路的等效电路图；
图2为本申请实施例提供的像素电路的结构示意图一；
图3为本申请实施例提供的像素电路的结构示意图二；
图4为本申请提供的第一节点控制子电路的等效电路图；
图5为本申请提供的第二节点控制子电路的等效电路图；
图6为本申请实施例提供的驱动子电路的等效电路图；
图7为本申请实施例提供的存储子电路的等效电路图；
图8为本申请实施例提供的读取子电路的等效电路图；
图9为本申请实施例提供的像素电路的等效电路图；
图10为本申请实施例提供的像素电路在扫描阶段的时序图；
图11为本申请实施例提供的像素电路在扫描阶段的工作状态图；
图12为本申请实施例提供的第N行和第N+1行像素电路在感应阶段的时序图；
图13A为本申请实施例提供的第N行像素电路在第一阶段的工作状态图；
图13B为本申请实施例提供的第N+1行像素电路在第一阶段的工作状态图；
图14A为本申请实施例提供的第N行像素电路在第二阶段的工作状态图；
图14B为本申请实施例提供的第N+1行像素电路在第二阶段的工作状态图；
图15A为本申请实施例提供的第N行像素电路在第三阶段的工作状态图；
图15B为本申请实施例提供的第N+1行像素电路在第三阶段的工作状态图；
图16A为本申请实施例提供的第N行像素电路在第四阶段的工作状态图；
图16B为本申请实施例提供的第N+1行像素电路在第四阶段的工作状态图；
图17A为本申请实施例提供的第N行像素电路在第五阶段的工作状态图；
图17B为本申请实施例提供的第N+1行像素电路在第五阶段的工作状态图；
图18为本申请实施例提供的显示装置的结构示意图；
图19为本申请实施例提供的像素电路在扫描阶段和感应阶段的时序图。
具体实施方式
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。
除非另外定义，本申请实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本领域技术人员可以理解，本申请所有实施例中采用的开关晶体管和驱动晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分开关晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。
图1为相关技术中多个像素电路的等效电路图，如图1所示，相关技术中提供的每个像素电路包括：1个驱动晶体管DTFT，2个开关晶体管分别为T1和T2以及1个电容C组成，第N行像素电路分别与第N个扫描信号端SCAN(N)、第N+1个扫描信号端SCAN(N+1)、数据信号端DATA、控制信号端SENSE、第一电源端VDD和第二电源端VSS电连接。
像素电路的显示阶段包括：扫描阶段和感应阶段，扫描阶段用于向像素电路写入数据信号，感应阶段用于对某行像素电路进行感应，其中，感应阶段中所有OLED发光。
具体的，随机选中第N行像素电路进行感应，感应阶段包括：首先，第N个扫描信号端SCAN(N)和第N+1个扫描信号端SCAN(N+1)提供有效电平，使得2个开关晶体管T1和T2均导通，此时，数据信号端DATA的数据信号不仅写入到了第N行像素电路的节点a，还写入到了第N+1行像素电路的节点a中，而此时，由于第N+2个扫描信号端SCAN(N+2)提供无效电平，因此，第N+1行像素电路中的节点b处于浮接状态，然后，第N个扫描信号端SCAN(N)提供无效电平，第N+1个扫描信号端SCAN(N+1)持续提供有效电平，控制信号端SENSE读取第N个像素电路的节点b的信号。最后，为了保证显示画面的连续性，在控制信号端SENSE读取第N个像素电路的节点b的信号之后，还需要向第N行像素电路和第N+1行像素电路重新写入数据信号，以保证第N行像素和第N+1行像素正常显示，但是，在向第N行像素电路写入数据信号时，已经将第N行像素电路所需的数据信号端DATA的信号写入至第N+1行像素电路中的节点a中，且由于第N+2个扫描信号端SCAN(N+2)提供无效电平，第N+1行像素电路中的节点b处于浮接状态，使得第N+1行像素电路无法正常写入数据信号，进而导致第N+1行像素电路驱动的OLED无法正常发光，影响了显示效果。
为解决上述技术问题，本申请实施例提供了一种像素电路及其驱动方法、显示装置，具体说明如下：
本申请一些实施例提供一种像素电路，用于驱动发光元件，图2为本申请实施例提供的像素电路的结构示意图一，如图2所示，本申请实施例提供的像素电路包括：节点控制子电路、驱动子电路、存储子电路和读取子电路。
具体的，节点控制子电路，分别与第一扫描端G1、第一节点N1、第二节点N2、数据信号端DATA和控制信号端SENSE电连接，用于在第一扫描端G1的控制下，向第一节点N1提供数据信号端DATA的信号，向第二节点N2提供控制信号端SENSE的信号；驱动子电路，分别与第一节点N1、第一电源端VDD和第二节点N2电连接，用于在第一节点N1和第二节点N2的控制下，向第二节点N2提供驱动电流；存储子电路，分别与第一节点N1和第二节点N2电连接，用于存储第一节点N1和第二节点N2之间电荷；读取子电路，分别与第二扫描端G2、第二节点N2和控制信号端SENSE电连接，用于在第二扫描端G2的控制下，向第二节点N2提供控制信号端SENSE的信号，或者向控制信号端SENSE提供第二节点N2的信号。
其中，发光元件，分别与第二节点N2和第二电源端VSS电连接。
可选地，发光元件可以为有机发光二极管OLED，OLED的阳极与第二节点N2电连接，OLED的阴极与第二电源端VSS电连接。
需要说明的是，第一电源端VDD持续为高电平信号，第二电源端VSS的信号持续提供低电平，第一电源端VDD的电位可以为5V或者5V以上，第二电源端VSS的信号的电压值小于第一电源端VDD的信号的电压值。
本申请实施例提供的控制信号端SENSE既可以提供信号，还可以读取第二节点N2的信号。需要说明的是，控制信号端SENSE读取到的信号用于获取驱动晶体管的参数，以对数据信号端DATA进行外部补偿，从而减小流向发光元件的驱动电流的差异，另外，控制信号端SENSE提供的信号为参考信号，参考信号的电压值小于第二电源端VSS的信号的电压值。
需要说明的是，不同像素电路连接的控制信号端SENSE为同一信号端。
本申请实施例提供的像素电路用于驱动发光元件，包括：节点控制子电路、驱动子电路、存储子电路和读取子电路；节点控制子电路，分别与第一扫描端、第一节点、第二节点、数据信号端和控制信号端电连接，用于在第一扫描端的控制下，向第一节点提供数据信号端的信号，向第二节点提供控制信号端的信号；驱动子电路，分别与第一节点、第一电源端和第二节点电连接，用于在第一节点和第二节点的控制下，向第二节点提供驱动电流；存储子电路，分别与第一节点和第二节点电连接，用于存储第一节点和第二节点之间电荷；读取子电路，分别与第二扫描端、第二节点和控制信号端电连接，用于在第二扫描端的控制下，向第二节点提供控制信号端的信号，或者向控制信号端提供第二节点的信号；发光元件，分别与第二节点和第二电源端电连接。本申请实施例提供的节点控制子电路中，通过第一扫描端向第二节点提供控制信号端的信号，能够保证在感应阶段对某行像素电路进行感应之后下一行像素电路的数据信号正常写入，保证了显示正常，进而提升了显示效果。
可选地，如图3为本申请实施例提供的像素电路的结构示意图二，如图3所示，本申请实施例提供的像素电路中节点控制子电路包括：第一节点控制子电路和第二节点控制子电路。
具体的，第一节点控制子电路，分别与第一扫描端G1、数据信号端DATA和第一节点N1电连接，用于在第一扫描端G1的控制下，向第一节点N1提供数据信号端DATA的信号；第二节点控制子电路，分别与第一扫描端G1、第二节点N2和控制信号端SENSE电连接，用于在第一扫描端G1的控制下，向第二节点N2提供控制信号端SENSE的信号。
本实施例中，第一节点控制子电路控制第一节点N1的信号，第二节点控制子电路控制第二节点N2的信号。
可选地，图4为本申请提供的第一节点控制子电路的等效电路图，如图4所示，本申请实施例提供的第一节点控制子电路包括：第一开关晶体管M1。
其中，第一开关晶体管M1的控制极与第一扫描端G1电连接，第一开关晶体管M1的第一极与数据信号端DATA电连接，第一开关晶体管M1的第二极与第一节点N1电连接。
需要说明的是，图4中具体示出了第一节点控制子电路的示例性结构。本领域技术人员容易理解是，该第一节点控制子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图5为本申请提供的第二节点控制子电路的等效电路图，如图5所示，本申请实施例提供的第二节点控制子电路包括：第二开关晶体管M2。
第二开关晶体管M2的控制极与第一扫描端G1电连接，第二开关晶体管M2的第一极与控制信号端SENSE电连接，第二开关晶体管M2的第二极与第二节点N2电连接。
需要说明的是，图5中具体示出了第二节点控制子电路的示例性结构。本领域技术人员容易理解是，该第二节点控制子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图6为本申请实施例提供的驱动子电路的等效电路图，如图6所示，本申请实施例提供的驱动子电路包括：驱动晶体管DTFT。
具体的，驱动晶体管DTFT的控制极与第一节点N1电连接，驱动晶体管DTFT的第一极与第一电源端VDD电连接，驱动晶体管DTFT的第二极与第二节点N2电连接。
需要说明的是，图6中具体示出了驱动子电路的示例性结构。本领域技术人员容易理解是，该驱动子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图7为本申请实施例提供的存储子电路的等效电路图，如图7所示，本申请实施例提供的存储子电路包括：存储电容C。
具体的，存储电容C的第一端与第一节点N1电连接，存储电容C的第二端与第二节点N2电连接。
需要说明的是，图7中具体示出了存储子电路的示例性结构。本领域技术人员容易理解是，该存储子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图8为本申请实施例提供的读取子电路的等效电路图，如图8所示，本申请实施例提供的读取子电路包括：第三开关晶体管M3。
具体的，第三开关晶体管M3的控制极与第二扫描端G2电连接，第三开关晶体管M3的第一极与控制信号端SENSE电连接，第三开关晶体管M3的第二极与第二节点N2电连接。
需要说明的是，图8中具体示出了读取子电路的示例性结构。本领域技术人员容易理解是，该读取子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图9为本申请实施例提供的像素电路的等效电路图，如图9所示，本申请实施例提供的像素电路中，节点控制子电路包括：第一开关晶体管M1和第二开关晶体管M2，存储子电路包括：存储电容C，读取子电路包括：第三开关晶体管M3，驱动子电路包括：驱动晶体管DTFT。
具体的，第一开关晶体管M1的控制极与第一扫描端G1电连接，第一开关晶体管M1的第一极与数据信号端DATA电连接，第一开关晶体管M1的第二极与第一节点N1电连接；第二开关晶体管M2的控制极与第一扫描端G1电连接，第二开关晶体管M2的第一极与控制信号端SENSE电连接，第二开关晶体管M2的第二极与第二节点N2电连接；第三开关晶体管M3的控制极与第二扫描端G2电连接，第三开关晶体管M3的第一极与控制信号端SENSE电连接，第三开关晶体管M3的第二极与第二节点N2电连接；驱动晶体管DTFT的控制极与第一节点N1电连接，驱动晶体管DTFT的第一极与第一电源端VDD电连接，驱动晶体管DTFT的第二极与第二节点N2电连接；存储电容C的第一端与第一节点N1电连接，存储电容C的第二端与第二节点N2电连接。
可选地，本申请实施例提供的像素电路，当第一扫描端G1提供有效电平时，第二扫描端G2提供无效电平，当第二扫描端G2提供有效电平时，第一扫描端G1提供无效电平。
具体的，本申请实施例中的第一扫描端G1和第二扫描端G2不同时提供有效电平，需要说明的是，当第一扫描端G1提供无效电平时，第二扫描端G2也会提供无效电平，当第二扫描端G2提供无效电平时，第一扫描端G1也会提供无效电平，具体根据实际需求确定，本申请实施例对此不作任何限定。
需要说明的是，有效电平指的是能够导通晶体管的电平，无效电平指的是能够使晶体管截止的电平，当晶体管为P型晶体管时，有效电平为低电平，无效电平为高电平，当晶体管为N型晶体管时，有效电平为高电平，无效电平为低电平。
需要说明的是，在本实施例中，驱动晶体管DTFT、第一开关晶体管M1、第二开关晶体管M2和第三开关晶体管M3可以均为N型薄膜晶体管或者P型薄膜晶体管，可以统一工艺流程，能够减少OLED显示器的工艺制程，有助于提高产品的良率。
以本申请实施例提供的像素电路中的开关晶体管M1～M3均为N型薄膜晶体管，且对第N行像素电路进行感应为例，图10为本申请实施例提供的像素电路在扫描阶段的时序图；图11为本申请实施例提供的像素电路在扫描阶段的工作状态图，图12为本申请实施例提供的第N行和第N+1行像素电路在感应阶段的时序图，图13A为本申请实施例提供的第N行像素电路在第一阶段的工作状态图，图13B为本申请实施例提供的第N+1行像素电路在第一阶段的工作状态图，图14A为本申请实施例提供的第N行像素电路在第二阶段的工作状态图，图14B为本申请实施例提供的第N+1行像素电路在第二阶段的工作状态图，图15A为本申请实施例提供的第N行像素电路在第三阶段的工作状态图，图15B为本申请实施例提供的第N+1行像素电路在第三阶段的工作状态图，图16A为本申请实施例提供的第N行像素电路在第四阶段的工作状态图，图16B为本申请实施例提供的第N+1行像素电路在第四阶段的工作状态图，图17A为本申请实施例提供的第N行像素电路在第五阶段的工作状态图，图17B为本申请实施例提供的第N+1行像素电路在第五阶段的工作状态图，如图9～图17所示，本申请实施例中涉及的像素电路包括：3个开关晶体管(M1～M3)，1个驱动晶体管(DTFT)、1个电容单元(C)，6个输入端(DATA、G1、G2、SENSE、VDD和VSS)，其中，Gi(j)为第j行像素电路的第i扫描端。
其中，第一电源端VDD持续提供高电平信号，第二电源端VSS持续提供低电平信号，其中，控制信号端SENSE输入的信号为参考信号，参考信号的电压值小于第二电源端VSS的信号的电压值。
在扫描阶段，本申请实施例提供的像素电路的工作过程具体包括：
如图10和11所示，第一扫描端G1的输入信号为高电平，第一开关晶体管M1导通，向第一节点N1提供数据信号端DATA输入的信号，此时，数据信号端DATA输入的信号的电压值Vd满足Vd＝Vn，Vn为像素在扫描阶段所需的数据信号，第一节点N1的电压值V1满足V1＝Vn，第二开关晶体管M2导通，向第二节点N2提供控制信号端SENSE输入的信号，此时，控制信号端SENSE输入的信号为参考信号，参考信号的电压值为Vref，第二节点N2的电压值V2满足V2＝Vref，存储电容C存储第一节点N1和第二节点N2之间的电荷，由于Vn-Vref>Vth，其中，Vth为驱动晶体管DTFT的阈值电压，此时，驱动晶体管DTFT导通，向OLED提供驱动电流。另外，在该阶段中，第二扫描端G2的输入信号为低电平，此时，控制信号端SENSE不读取第二节点N2的信号。
需要说明的是，数据信号端DATA输入的信号是经过外部补偿后的数据信号。在扫描阶段，每行像素电路的工作过程均相同。
需要说明的是，在感应阶段中，除了第N行像素电路的第一扫描端G1(N)和第二扫描端G2(N)以及第N+1行像素电路的第一扫描端G1(N+1)之外，第N+1行像素电路的第二扫描端G2(N+1)以及其他像素电路的第一扫描端和第二扫描端持续提供低电平信号，在扫描阶段输入的数据信号的作用下，输出驱动电流。具体的，感应阶段，包括：第一阶段S1、第二阶段S2、第三阶段S3、第四阶段S4和第五阶段S5。在感应阶段，本申请实施例提供的第N行和第N+1行像素电路的工作过程具体包括：
第一阶段S1，如图12、13A和13B所示，在第N行像素电路中，第一扫描端G1(N)的输入信号为高电平，第一开关晶体管M1导通，向第一节点N1提供数据信号端DATA输入的信号，此时，数据信号端DATA输入的信号的电压值Vd满足Vd＝Vc，第一节点N1的电压值V1满足V1＝Vc，第二开关晶体管M2导通，向第二节点N2提供控制信号端SENSE输入的信号，此时，控制信号端SENSE输入的信号为参考信号，参考信号的电压值为Vref，第二节点N2的电压值V2满足V2＝Vref，存储电容C存储第一节点N1和第二节点N2之间的电荷，由于Vc-Vref>Vth，此时，驱动晶体管DTFT导通，此时，第N+1行像素电路的第一扫描端G1(N+1)的输入信号为低电平，第N+1行像素电路在扫描阶段输入的数据信号的作用下，仍输出驱动电流。
需要说明的是，无论随机选中哪一行像素电路进行感应，在第一阶段S1数据信号端DATA输入的信号的电压值均为Vc，本申请实施例对此不作任何限定。
第二阶段S2，如图12、14A和14B所示，在第N行像素电路中，第一扫描端G1(N)的输入信号为低电平，第一开关晶体管M1和第二开关晶体管M2截止，由于驱动晶体管DTFT导通，第一电源端VDD向第二节点N2充电，直至第二节点N2的电压值V2满足V2＝Vc-Vth，此时，驱动晶体管DTFT截止，第二扫描端G2(N)的输入信号为高电平，第三开关晶体管M3导通，但控制信号端SENSE并未输入信号，第二节点N2处于浮接状态，在第N+1行像素电路中，第一扫描端G1(N+1)的输入信号为高电平，第一晶体管M1和第二晶体管M2导通，此时，数据信号端DATA的信号的电压值Vd满足Vd＝Vref，且控制信号端SENSE并未输入信号，第N+1行像素电路中的第二节点N2处于浮接状态，第N+1行像素电路无法输出驱动电流。
第三阶段S3，如图12、15A和15B所示，在第N行像素电路中，第二扫描端G2(N)的输入信号持续为高电平，第三开关晶体管M3持续导通，控制信号端SENSE读取第二节点N2的信号，以完成对第N行像素电路的感应，在第N+1行像素电路中，第一扫描端G1(N+1)的输入信号为高电平，第一晶体管M1和第二晶体管M2导通，此时，数据信号端DATA的信号的电压值Vd满足Vd＝Vref，且控制信号端SENSE并未输入信号，第N+1行像素电路中的第二节点N2处于浮接状态，第N+1行像素电路无法输出驱动电流。
第四阶段S4，如图12、16A和16B所示，在第N行像素电路中，第二扫描端G2(N)的输入信号持续为高电平，第三开关晶体管M3持续导通，向第二节点N2提供控制信号端SENSE输入的信号，此时，控制信号端SENSE输入的信号为参考信号，参考信号的电压值为Vref，第二节点N2的电压值V2满足V2＝Vref，但是由于第一扫描端G1(N)的数据信号为低电平，第一晶体管M1和第二晶体管M2截止，此时，在第N+1行像素电路中，第一扫描端G1(N+1)的输入信号为高电平，第一开关晶体管M1和第二开关晶体管M2导通，数据信号端DATA输入的信号的电压值Vd满足Vd＝Vn+1，第一节点N1的电压值V1满足V1＝Vn+1，第二节点N2的电压值V2满足V2＝Vref，进而实现向第N+1行像素电路写入数据信号，以使得第N+1行像素电路重新输出驱动电流，以保证显示效果。
第五阶段S5，如图12、17A和17B所示，在第N行像素电路中，第二扫描端G2(N)的输入信号为低电平，第三开关晶体管M3截止，第一扫描端G1(N)的输入信号为高电平，第一开关晶体管M1导通，向第一节点N1提供数据信号端DATA输入的信号，此时，数据信号端DATA输入的信号的电压值Vd满足Vd＝Vn，第一节点N1的电压值V1满足V1＝Vn，第二开关晶体管M2导通，向第二节点N2提供控制信号端SENSE输入的信号，控制信号端SENSE输入的信号为参考信号，参考信号的电压值为Vref，第二节点N2的电压值V2满足V2＝Vref，进而向第N行像素电路写入数据信号，以使得第N行像素电路重新输出驱动电流，以保证显示效果，此时，第N+1行像素电路中，第一扫描端G1(N+1)的输入信号为低电平，不再向第N+1行写入数据信号。
需要说明的是，在S1～S3阶段完成对第N行像素电路的感应之后，第四阶段S4和第五阶段S5的顺序可以互换，本申请实施例对此不作任何限定。
根据上述分析可知，本申请实施例提供的像素电路通过第一扫描端控制第一节点和第二节点的信号，就能够实现向像素电路重新写入数据信号，且在写入数据信号的时候，第二扫描端的输入信号为低电平，因此，本申请实施例提供的像素电路能够保证在感应阶段对某行像素电路进行感应之后下一行像素电路的数据信号正常写入，保证了显示正常，进而提升了显示效果。
基于同一发明构思，本申请一些实施例还提供一种显示装置，图18为本申请实施例提供的显示装置的结构示意图，如图18所示，本申请实施例提供的显示装置包括：P行Q列像素电路。
可选地，P和Q均为大于1的正整数，本申请实施例对比不做任何限定。
需要说明的是，本申请是以一列像素电路为例进行说明的，其中，X(N-1)表示一列像素电路中第N-1行像素电路，X(N)表示一列像素电路中第N行像素电路，依次类推。
具体的，如图18所示，第i行像素电路X(i)的第二扫描端G2与第i+1行像素电路X(i+1)的第一扫描端G1电连接，1≤i≤P-1，
图19为本申请实施例提供的像素电路在扫描阶段和感应阶段的时序图，其中，G1(i)指的是第i行像素电路的第一扫描端。具体的，图19是以随机选中第N-1行像素电路为例进行说明的，其中，第N-1行像素电路的第一扫描端G1(N-1)和第N行像素电路的第一扫描端G1(N)的信号并不是持续提供低电平信号，其他像素电路例如第N+1行像素电路的第一扫描端G1(N+1)持续提供低电平信号。
其中，像素电路为前述实施例提供的像素电路，其实现原理和实现效果类似，在此不再赘述。
可选地，本申请实施例提供的显示装置还包括：栅极驱动电路；栅极驱动电路包括：P级移位寄存器，第i级移位寄存器的输出端与第i行像素电路的第一扫描端电连接。
需要说明的是，同一列像素电路电连接的数据信号端为同一信号端，同一列像素电路电连接的控制信号端为同一信号端。
本申请实施例中，第一扫描端和第二扫描端的控制信号均由栅极驱动电路提供，减少了信号线的使用，简化了像素电路的布线，进而能够实现窄边框，同时还能够用于高单位面积像素数量的显示。
基于同一发明构思，本申请一些实施例还提供一种像素电路的驱动方法，应用于像素电路中，在驱动显示时，所述像素电路的驱动时序包括：扫描阶段和感应阶段，在感应阶段中，本申请实施例提供的像素电路的驱动方法具有包括以下步骤：
步骤100、第一阶段，在第一扫描端的控制下，节点控制子电路向第一节点提供数据信号端的信号，并向第二节点提供控制信号端的信号，存储子电路存储第一节点和第二节点之间电荷。
步骤200、第二阶段，在第一节点和第二节点的控制下，驱动子电路向第二节点提供驱动电流。
步骤300、第三阶段，在第二扫描端的控制下，读取子电路向控制信号端提供第二节点的信号。
步骤400、第四阶段，在第二扫描端的控制下，读取子电路向第二节点提供控制信号端的信号。
步骤500、第五阶段，在第一扫描端的控制下，节点控制子电路向第一节点提供数据信号端的信号，并向第二节点提供控制信号端的信号。
其中，像素电路为前述实施例提供的像素电路，其实现原理和实现效果类似，在此不再赘述。
本实施例中，第一扫描端用于在第一阶段和第五阶段提供有效电平，第二扫描端用于在第二阶段、第三阶段和第四阶段提供有效电平，控制信号端用于在第一阶段、第四阶段和第五阶段提供参考信号，还用于在第三阶段读取第二节点的信号。
可选地，为了保证显示效果，本实施例提供的参考信号的电压值小于第二电源端的信号的电压值。
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (13)

1.一种显示装置，其特征在于，包括：P行Q列像素电路，其中，P，Q为大于1的正整数；
所述像素电路包括：节点控制子电路、驱动子电路、存储子电路和读取子电路；
所述节点控制子电路，分别与第一扫描端、第一节点、第二节点、数据信号端和控制信号端电连接，用于在第一扫描端的控制下，向第一节点提供数据信号端的信号，向第二节点提供控制信号端的信号；
所述驱动子电路，分别与第一节点、第一电源端和第二节点电连接，用于在第一节点和第二节点的控制下，向第二节点提供驱动电流；
所述存储子电路，分别与第一节点和第二节点电连接，用于存储第一节点和第二节点之间的电荷；
所述读取子电路，分别与第二扫描端、第二节点和控制信号端电连接，用于在第二扫描端的控制下，向第二节点提供控制信号端的信号，或者向控制信号端提供第二节点的信号；
发光元件，分别与第二节点和第二电源端电连接；
第i行像素电路的第二扫描端与第i+1行像素电路的第一扫描端电连接，1≤i≤P-1。
2.根据权利要求1所述的显示装置，其特征在于，所述节点控制子电路包括：第一节点控制子电路和第二节点控制子电路；
所述第一节点控制子电路，分别与第一扫描端、数据信号端和第一节点电连接，用于在第一扫描端的控制下，向第一节点提供数据信号端的信号；
所述第二节点控制子电路，分别与第一扫描端、第二节点和控制信号端电连接，用于在第一扫描端的控制下，向第二节点提供控制信号端的信号。
3.根据权利要求2所述的显示装置，其特征在于，所述第一节点控制子电路包括：第一开关晶体管；
第一开关晶体管的控制极与第一扫描端电连接，第一开关晶体管的第一极与数据信号端电连接，第一开关晶体管的第二极与第一节点电连接。
4.根据权利要求2所述的显示装置，其特征在于，所述第二节点控制子电路包括：第二开关晶体管；
第二开关晶体管的控制极与第一扫描端电连接，第二开关晶体管的第一极与控制信号端电连接，第二开关晶体管的第二极与第二节点电连接。
5.根据权利要求1所述的显示装置，其特征在于，所述驱动子电路包括：驱动晶体管；
驱动晶体管的控制极与第一节点电连接，驱动晶体管的第一极与第一电源端电连接，驱动晶体管的第二极与第二节点电连接。
6.根据权利要求1所述的显示装置，其特征在于，所述存储子电路包括：存储电容；
存储电容的第一端与第一节点电连接，存储电容的第二端与第二节点电连接。
7.根据权利要求1所述的显示装置，其特征在于，所述读取子电路包括：第三开关晶体管；
第三开关晶体管的控制极与第二扫描端电连接，第三开关晶体管的第一极与控制信号端电连接，第三开关晶体管的第二极与第二节点电连接。
8.根据权利要求1所述的显示装置，其特征在于，所述节点控制子电路包括：第一开关晶体管和第二开关晶体管，所述存储子电路包括：存储电容，所述读取子电路包括：第三开关晶体管，所述驱动子电路包括：驱动晶体管；
第一开关晶体管的控制极与第一扫描端电连接，第一开关晶体管的第一极与数据信号端电连接，第一开关晶体管的第二极与第一节点电连接；
第二开关晶体管的控制极与第一扫描端电连接，第二开关晶体管的第一极与控制信号端电连接，第二开关晶体管的第二极与第二节点电连接；
第三开关晶体管的控制极与第二扫描端电连接，第三开关晶体管的第一极与控制信号端电连接，第三开关晶体管的第二极与第二节点电连接；
驱动晶体管的控制极与第一节点电连接，驱动晶体管的第一极与第一电源端电连接，驱动晶体管的第二极与第二节点电连接；
存储电容的第一端与第一节点电连接，存储电容的第二端与第二节点电连接。
9.根据权利要求1～8任一项所述的显示装置，其特征在于，当所述第一扫描端提供有效电平时，所述第二扫描端提供无效电平，当所述第二扫描端提供有效电平时，所述第一扫描端提供无效电平。
10.根据权利要求1所述的显示装置，其特征在于，所述显示装置还包括：栅极驱动电路；
所述栅极驱动电路包括：P级移位寄存器，第i级移位寄存器的输出端与第i行像素电路的第一扫描端电连接，1≤i≤P。
11.一种像素电路的驱动方法，其特征在于，应用于如权利要求1～10任一项所述的显示装置中，在驱动显示时，所述像素电路的驱动时序包括：扫描阶段和感应阶段，在感应阶段中，所述方法包括：
第一阶段，在第一扫描端的控制下，节点控制子电路向第一节点提供数据信号端的信号，并向第二节点提供控制信号端的信号，存储子电路存储第一节点和第二节点之间电荷；
第二阶段，在第一节点和第二节点的控制下，驱动子电路向第二节点提供驱动电流；
第三阶段，在第二扫描端的控制下，读取子电路向控制信号端提供第二节点的信号；
第四阶段，在第二扫描端的控制下，读取子电路向第二节点提供控制信号端的信号；
第五阶段，在第一扫描端的控制下，节点控制子电路向第一节点提供数据信号端的信号，并向第二节点提供控制信号端的信号。
12.根据权利要求11所述的方法，其特征在于，所述第一扫描端用于在第一阶段和第五阶段提供有效电平，所述第二扫描端用于在第二阶段、第三阶段和第四阶段提供有效电平，所述控制信号端用于在第一阶段、第四阶段和第五阶段提供参考信号，还用于在第三阶段读取第二节点的信号。
13.根据权利要求12所述的方法，其特征在于，所述参考信号的电压值小于第二电源端的信号的电压值。
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