CN110246526B - 存储器件 - Google Patents

存储器件 Download PDF

Info

Publication number
CN110246526B
CN110246526B CN201811652922.5A CN201811652922A CN110246526B CN 110246526 B CN110246526 B CN 110246526B CN 201811652922 A CN201811652922 A CN 201811652922A CN 110246526 B CN110246526 B CN 110246526B
Authority
CN
China
Prior art keywords
data
bus
pads
channel
received
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811652922.5A
Other languages
English (en)
Other versions
CN110246526A (zh
Inventor
朴明宰
崔永栽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110246526A publication Critical patent/CN110246526A/zh
Application granted granted Critical
Publication of CN110246526B publication Critical patent/CN110246526B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

一种存储器件包括：多个数据焊盘；数据分配电路，其适用于在第一模式下将通过多个数据焊盘中的一些数据焊盘接收的数据分配给第一数据总线，并且将通过其他数据焊盘接收的数据分配给第二数据总线；第一通道区域，其适用于储存通过以1：N的预定比例复制第一数据总线的数据而得到的数据，其中N为等于或大于2的整数；以及第二通道区域，其适用于储存通过以1：N的预定比例复制第二数据总线的数据而得到的数据。

Description

存储器件
相关申请的交叉引用
本专利申请要求于2018年3月7日提交的申请号为10-2018-0026779的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本专利申请文件涉及存储器件以及包括其的存储系统。
背景技术
随着半导体存储器技术的快速发展，半导体器件的封装技术也已逐渐需要高集成度和高性能。因此，各种用于三维(3D)结构的技术已经被开发出来以代替二维(2D)结构。根据2D结构，多个集成电路芯片通过导线或凸块而二维地布置在印刷电路板(PCB)上。根据3D结构，多个集成电路芯片垂直层叠。
这样的3D结构可以通过其中有多个存储器芯片垂直层叠的层叠存储器件来实现。在垂直方向上层叠的存储器芯片被安装在半导体封装件的基板上，同时通过硅通孔(TSV)彼此电连接。
发明内容
各种实施例涉及能够提高存储器件的测试效率的技术。
在一个实施例中，一种存储器件可以包括：多个数据焊盘；数据分配电路，其适用于在第一模式下将通过所述多个数据焊盘中的一些数据焊盘接收的数据分配给第一数据总线，并且将通过其他数据焊盘接收的数据分配给第二数据总线；第一通道区域，其适用于储存通过以1：N的预定比例复制所述第一数据总线的所述数据而得到的数据，其中N为等于或大于2的整数；以及第二通道区域，其适用于储存通过以所述1：N的预定比例复制所述第二数据总线的所述数据而得到的数据。
在一个实施例中，一种高带宽存储器HBM器件包括：直接存取DA接口，其包括多个数据焊盘；数据分配电路，其适用于在第一模式下将通过所述多个数据焊盘中的一些数据焊盘接收的数据分配给A数据总线，并且将通过其他数据焊盘接收的数据分配给B数据总线；以及第一通道区域至第M通道区域，其中，所述第一通道区域至第M通道区域中的每个通道区域包括：伪A通道区域，其适用于储存通过以1：N的预定比例复制所述A数据总线的所述数据而得到的数据，其中N为等于或大于2的整数；以及伪B通道区域，其适用于储存通过以所述1：N的预定比例复制所述B数据总线的所述数据而得到的数据。
在一个实施例中，一种存储器件可以包括：接口，其包括被配置为接收第一数据的数据焊盘，所述第一数据具有第一尺寸(size)；多个通道区域，每个通道区域包括被配置为储存第二数据的第一区域和第二区域，所述第二数据具有大于所述第一尺寸的第二尺寸；数据分配电路，其被配置为从所述接口接收所述第一数据，并将所述第一数据或已反相的第一数据作为第一总线数据和第二总线数据分别传送到第一数据总线和第二数据总线；第一复制电路，其被配置为接收并复制所述第一总线数据以将复制的第一总线数据输出到所述多个通道区域中的每个通道区域的所述第一区域；以及第二复制电路，其被配置为接收并复制所述第二总线数据以将复制的第二总线数据输出到所述多个通道区域中的每个通道区域的所述第二区域。
附图说明
图1示出了根据一个实施例的存储系统的配置。
图2是示出了根据一个实施例的存储器件的示例的配置图。
图3示出了根据一个实施例的存储器件的直接存取(DA)模式操作。
图4是示出了根据一个实施例的存储器件的另一示例的示图。
图5示出了根据一个实施例的存储器件的直接存取(DA)模式操作。
具体实施方式
下面将结合附图更详细地描述本发明的各种实施例。然而，本发明可以用不同的形式来体现，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。
图1示出了根据一个实施例的存储系统100的配置。
参考图1，存储系统100可以包括存储器件110、存储器控制器120、中介层130和封装基板140。
中介层130可以形成在封装基板140之上。存储器件110和存储器控制器120可以形成在中介层130之上。由于存储器控制器120通常被包括在诸如中央处理单元(CPU)、图形处理单元(GPU)和应用处理器(AP)的各种处理器中，因此在图1中，存储器控制器120由处理器表示。存储器件110的物理(PHY)接口116与存储器控制器120的物理(PHY)接口可以通过中介层130耦接。PHY接口116可以用作用于存储器件110与存储器控制器120之间的通信的接口。
存储器件110可以包括层叠在其中的多个集成电路芯片。多个集成电路芯片可以通过硅通孔(TSV)来彼此电耦接。多个集成电路芯片可以包括基底裸片114和多个核心裸片(core die)112。每个核心裸片112可以包括用于储存数据的单元阵列以及用于将数据写入单元阵列和从单元阵列读取数据的电路。基底裸片114可以包括用于使核心裸片112与基底裸片114接口连接的电路以及用于使基底裸片114与存储器控制器120接口连接的电路。当以上述方式配置存储器件110时，输入/输出单元的数量可以显著增大，这可以增大带宽。具有这种配置的存储器件110的示例可以包括被电子工程设计发展联合协会(JEDEC)采用为行业标准的高带宽存储器(HBM)。HBM可以包括各种版本的HBM，诸如HBM2和HBM3以及HBM1。
PHY接口116可以用作用于基底裸片114与存储器控制器120之间的通信的接口。直接存取(DA)接口118可以用作用于存储器件110的测试的接口。PHY接口116可以通过微型凸块来耦接到中介层130。微型凸块可以具有小物理尺寸，且微型凸块的数量可以等于或大于1000。因此，使用PHY接口116测试存储器件110通常是很困难的。为此，通过一个或更多个DA焊盘而接口连接的DA接口118可以用于存储器件110的测试。一个或更多个DA焊盘各自均可以具有比微型凸块更大的物理尺寸。一个或更多个DA焊盘可以比微型凸块少。
在操作的正常模式下，存储器件110可以使用PHY接口116来操作。操作的正常模式也可以被称为任务模式(mission mode)。在操作的测试模式下，存储器件110可以使用DA接口118来操作。操作的测试模式也可以被称为直接存取(DA)模式。
图2示出了根据一个实施例的存储器件的示例。图2中示出的存储器件可以为图1中的存储系统的存储器件110。注意图2示出了存储器件110中与直接DA模式操作相关的组件。
参考图2，存储器件110可以包括第一通道(channel)区域至第八通道区域CH0至CH7、DA接口118、复制电路220、第一选择电路230_CH0至230_CH7和第二选择电路240。DA接口118、复制电路220、第一选择电路230_CH0至230_CH7以及第二选择电路240可以被包括在图1的基底裸片114中。第一通道区域至第八通道区域CH0至CH7可以被包括在图1的核心裸片112中。例如，四个核心裸片112中的每个可以包括两个通道区域。
第一通道区域至第八通道区域CH0至CH7可以由用于相应的通道区域的控制信号CONT_CH0至CONT_CH7单独控制，并且传送和接收单独的数据CH0_DQ<0:127>至CH7_DQ<0:127>。第一通道区域至第八通道区域CH0至CH7可以同时执行不同的操作。例如，当读取操作在第二通道区域CH1中被执行的时候，写入操作可以在第六通道区域CH5中被执行，以及激活操作可以在第八通道区域CH7中被执行。在任务模式期间，第一通道区域至第八通道区域CH0至CH7可以由用于相应的通道区域的独立的控制信号CONT_CH0至CONT_CH7控制，并且传送和接收用于相应的通道区域的独立的数据CH0_DQ<0:127>至CH7_DQ<0:127>。在DA模式期间，因接口限制，相同的控制信号可以被传输到第一通道区域至第八通道区域CH0至CH7，且第一通道区域至第八通道区域CH0至CH7可以传送和接收相同的数据。即，在DA模式期间，由于CONT_CH0＝CONT_CH1＝……＝CONT_CH7，因此第一通道区域至第八通道区域CH0至CH7被提供了相同的控制信号，且由于CH0_DQ<0:127>＝CH1_DQ<0:127>＝……＝CH7_DQ<0:127>，因此第一通道区域至第八通道区域CH0至CH7传送和接收相同的数据。
第一通道区域至第八通道区域CH0至CH7可以分别包括伪A通道区域CH0_PCA至CH7_PCA与伪B通道区域CH0_PCB至CH7_PCB。伪A通道区域CH0_PCA至CH7_PCA和伪B通道区域CH0_PCB至CH7_PCB可以由相同的控制信号CONT_CH0至CONT_CH7控制，但是传送和接收不同的数据。例如，第一通道区域CH0的伪A通道区域CH0_PCA和伪B通道区域CH0_PCB可以由相同的控制信号CONT_CH0控制，但是传送和接收不同的数据CH0_DQ<0:63>和CH0_DQ<64:127>。第一通道区域至第八通道区域CH0至CH7可以包括控制块201_CH0至201_CH7。控制块201_CH0至201_CH7可以接收用于对应的通道区域的控制信号CONT_CH0至CONT_CH7，并且分别控制伪A通道区域CH0_PCA至CH7_PCA和伪B通道区域CH0_PCB至CH7_PCB。
DA接口118可以包括多个控制焊盘211、多个控制信号接收器212、多个数据焊盘213、多个数据接收器214和多个数据发送器215。
多个控制信号接收器212可以从多个控制焊盘211接收控制信号CONT。控制信号CONT可以包括CA<0:7>、RA<0:5>、CKE、CKt和CKc。这里，CA<0:7>可以表示包括列命令和列地址的八个信号，RA<0:5>可以表示包括行命令和行地址的六个信号，CKE可以表示时钟使能信号，且CKt和CKc可以表示以差分方式输入的时钟信号。为方便起见，图2示出了一个控制焊盘和一个控制信号接收器。然而，控制焊盘的数量与控制信号接收器的数量可以等于控制信号CONT的数量。
多个数据接收器214可以从多个数据焊盘213接收数据DQ<0:7>。多个数据发送器215可以将数据DQ<0:7>传送到多个数据焊盘213。为方便起见，图2示出了一个数据焊盘、一个数据接收器和一个数据发送器。
由DA接口118的多个控制信号接收器212接收到的控制信号CONT可以被相同地传送到第一通道区域至第八通道区域CH0至CH7。即，第一通道区域至第八通道区域CH0至CH7的控制信号CONT_CH0至CONT_CH7可以相同：CONT＝CONT_CH0＝CONT_CH1＝……＝CONT_CH7。那是因为：由于被包括在DA接口118中的控制焊盘211的数量和控制信号接收器212的数量小，因此将不同的控制信号施加到第一通道区域至第八通道区域CH0至CH7是不可能的。在使用PHY接口116的任务模式下，第一通道区域至第八通道区域CH0至CH7的控制信号CONT_CH0至CONT_CH7可以彼此独立。
由DA接口118的多个数据接收器214接收到的数据DQ<0:7>可以被传输到复制电路220。可以以预定比例(例如，1:16)来复制数据DQ<0:7>。当被包括在第一通道区域至第八通道区域CH0至CH7的数据总线CH0_DQ<0:127>至CH7_DQ<0:127>中的每个数据总线中的线的数量为128的时候，DA接口118中的数据焊盘213的数量和数据接收器214的数量仅为8。因此，数据DQ<0:7>可以按1:16来被复制，并且被传输到数据总线DQ_BUS<0:127>。此时，数据DQ<0:7>可以按如下关系被建立的方式来被复制：DQ_BUS<0:7>＝DQ<0:7>，DQ_BUS<8:15>＝DQ<0:7>，……，DQ_BUS<120:127>＝DQ<0:7>,DQ_BUS<120:127>＝DQ<0:7>。数据总线DQ_BUS<0:127>的数据可以被相同地传输到第一通道区域至第八通道区域CH0至CH7的数据总线CH0_DQ<0:127>至CH7_DQ<0:127>。即，在数据总线DQ_BUS<0:127>与第一通道区域至第八通道区域CH0至CH7的数据总线CH0_DQ<0:127>至CH7_DQ<0:127>之间建立起如下关系：DQ_BUS<0:127>＝CH0_DQ<0:127>，DQ_BUS<0:127>＝CH1_DQ<0:127>，……，DQ_BUS<0:127>＝CH7_DQ<0:127>。
第一选择电路230_CH0至230_CH7可以响应于选择信号SEL而选择对应通道的数据CH0_DQ<0:127>至CH7_DQ<0:127>之中要通过DA接口118输出的数据。即，第一选择电路230_CH0至230_CH7中的每个可以选择对应通道的128个数据之中可以通过DA接口118输出的八个数据。第二选择电路240可以响应于通道选择信号CH_SEL而选择第一选择电路230_CH0至230_CH7的输出之一。由第二选择电路240选中的数据可以最终被传输到DA接口118的多个数据发送器215，并且通过多个数据焊盘213输出。选择信号SEL和通道选择信号CH_SEL可以包括多个比特位。可以通过选择信号SEL选择对应通道内的128个数据中的八个数据，且可以通过通道选择信号CH_SEL选择八个通道中的一个通道。结果，在由通道选择信号CH_SEL选中的通道处的由选择信号SEL选中的八个数据可以由DA接口118的多个数据发送器215输出。第一选择电路230_CH0至230_CH7和第二选择电路240可以在读取操作期间被使用。
图3示出了根据一个实施例的存储器件的直接存取(DA)模式操作(例如，图2的存储器件110的DA模式操作)。注意图3示出了存储器件110的第一通道区域CH0的操作。在下文中，作如下假设：存储器件110中的写入延时(WL)被设置为4，且数据的突发长度(BL)被设置为4。
参考图3，通过DA接口118接收到的控制信号CONT等于第一通道区域CH0的控制信号CONT_CH0。由于通过DA接口118接收到的数据DQ<0:7>按照预定比例(例如，1:16)来被复制并被传输到第一通道区域CH0的数据总线CH0_DQ<0:127>，因此DQ<0:7>＝CH0_DQ<0:63>＝CH0_DQ<64:127>的关系可以被建立。
在时间点301处，可以通过控制信号CONT_CH0施加表示伪A通道区域CH0_PCA的写入操作的写入命令WTA1。在时间点302处，可以通过控制信号CONT_CH0施加表示伪B通道区域CH0_PCB的写入操作的写入命令WTB1。在时间点303处，可以施加表示伪A通道区域CH0_PCA的写入操作的写入命令WTA2。在时间点304处，可以施加表示伪B通道区域CH0_PCB的写入操作的写入命令WTB2。
与写入命令WTA1相对应的数据A、B、C和D可以在从时间点301开始写入延时WL之后的时间点305处通过DA接口118来被接收。由于数据DQ<0:7>按照1：16而被重复地复制到第一通道区域CH0的数据总线CH0_DQ<0:127>中，因此相同的数据A、B、C和D可以按照1：8而被重复地复制并被传输到伪A通道区域CH0_PCA的数据总线CH0_DQ<0:63>，并且按照1：8而被重复地写入伪A通道区域CH0_PCA。在图3中，由写入命令WTA1写入伪A通道区域CH0_PCA的数据A、B、C和D由WTA1_DATA表示。
在从时间点302开始写入延时WL之后的时间点306处，与写入命令WTB1相对应的数据C、D、E和F可以通过DA接口118来被接收。另外，相同的数据C、D、E和F可以按照1：8而被重复地传送到伪B通道区域的数据总线CH0_DQ<64:127>，并且按照1：8而被重复地写入伪B通道区域CH0_PCB。在图3中，由写入命令WTB1写入伪B通道区域CH0_PCB的数据C、D、E和F由WTB1_DATA表示。
类似地，与写入命令WTA2相对应的数据E、F、G和H可以被写入伪A通道区域CH0_PCA，并且由WTA2_DATA表示。另外，与写入命令WTB2相对应的数据G、H、I和J可以被写入伪B通道区域CH0_PCB，并且由WTB2_DATA表示。
如图3中示出的，当使用DA接口118时，不可能将具有不同模式的数据施加到伪A通道区域CH0_PCA的数据总线CH0_DQ<0:63>和伪B通道区域CH0_PCB的数据总线CH0_DQ<64:127>。因此，写入伪A通道区域CH0_PCA的数据无法具有与写入伪B通道区域CH0_PCB的数据不同的模式。例如，数据WTA1_DATA与数据WTB1_DATA可以共同包括数据C和D，数据WTB1_DATA与数据WTA2_DATA可以共同包括数据E和F，且数据WTA2_DATA与数据WTB2_DATA可以共同包括数据G和H。
图4示出了根据一个实施例的存储器件(例如，图1的存储器件110)的另一示例。注意图4示出了存储器件110中与直接存取(DA)模式操作相关的组件。
参考图4，存储器件110可以包括第一通道区域至第八通道区域CH0至CH7、直接存取(DA)接口118、数据分配电路450、第一复制电路421、第二复制电路422、第一选择电路430_CH0至430_CH7和第二选择电路440。DA接口118、数据分配电路450、第一复制电路421、第二复制电路422、第一选择电路430_CH0至430_CH7以及第二选择电路440可以被包括在图1的基底裸片114中。第一通道区域至第八通道区域CH0至CH7可以被包括在图1的核心裸片112中。例如，四个核心裸片112中的每个可以包括两个通道区域。
第一通道区域至第八通道区域CH0至CH7可以由用于相应的通道区域的单独的控制信号CONT_CH0至CONT_CH7控制，并且传送和接收单独的数据CH0_DQ<0:127>至CH7_DQ<0:127>。第一通道区域至第八通道区域CH0至CH7可以同时执行不同操作。例如，当读取操作在第二通道区域CH1中被执行的时候，写入操作可以在第六通道区域CH5中被执行，且激活操作可以在第八通道区域CH7中被执行。在任务模式期间，第一通道区域至第八通道区域CH0至CH7可以由用于相应的通道区域的独立的控制信号CONT_CH0至CONT_CH7控制，并且传送和接收用于相应的通道区域的独立的数据CH0_DQ<0:127>至CH7_DQ<0:127>。在DA模式期间，因接口限制，相同的控制信号可以被传输到第一通道区域至第八通道区域CH0至CH7，且第一通道区域至第八通道区域CH0至CH7可以传送和接收相同的数据。即，在DA模式期间，由于CONT_CH0＝CONT_CH1＝……＝CONT_CH7，因此第一通道区域至第八通道区域CH0至CH7被提供了相同的控制信号，且由于CH0_DQ<0:127>＝CH1_DQ<0:127>＝……＝CH7_DQ<0:127>，因此第一通道区域至第八通道区域CH0至CH7传送和接收相同的数据。
第一通道区域至第八通道区域CH0至CH7可以分别包括伪A通道区域CH0_PCA至CH7_PCA与伪B通道区域CH0_PCB至CH7_PCB。伪A通道区域CH0_PCA至CH7_PCA和伪B通道区域CH0_PCB至CH7_PCB可以由相同的控制信号CONT_CH0至CONT_CH7控制，但是传送和接收不同的数据CH0_DQ<0:63>与CH0_DQ<64:127>。例如，第一通道区域CH0的伪A通道区域CH0_PCA和伪B通道区域CH0_PCB可以由相同的控制信号CONT_CH0控制，但是传送和接收不同的数据CH0_DQ<0:63>和CH0_DQ<64:127>。第一通道区域至第八通道区域CH0至CH7可以包括控制块401_CH0至401_CH7。控制块401_CH0至401_CH7可以接收对应的通道区域的控制信号CONT_CH0至CONT_CH7，并且分别控制伪A通道区域CH0_PCA至CH7_PCA和伪B通道区域CH0_PCB至CH7_PCB。
DA接口118可以包括多个控制焊盘411、多个控制信号接收器412、多个数据焊盘413、多个数据接收器414和多个数据发送器415。
多个控制信号接收器412可以从多个控制焊盘411接收控制信号CONT。控制信号CONT可以包括CA<0:7>、RA<0:5>、CKE、CKt和CKc。这里，CA<0:7>可以表示包括列命令和列地址的八个信号，RA<0:5>可以表示包括行命令和行地址的六个信号，CKE可以表示时钟使能信号，且CKt和CKc可以表示以差分方式输入的时钟信号。为方便起见，图4示出了一个控制焊盘和一个控制信号接收器。然而，控制焊盘的数量与控制信号接收器的数量可以等于控制信号CONT的数量。
多个数据接收器414可以从多个数据焊盘413接收数据DQ<0:7>。多个数据发送器415可以将数据DQ<0:7>传送到多个数据焊盘413。为方便起见，图4示出了一个数据焊盘、一个数据接收器和一个数据发送器。
由DA接口118的多个控制信号接收器412接收到的控制信号CONT可以被相同地传输到第一通道区域至第八通道区域CH0至CH7。即，第一通道区域至第八通道区域CH0至CH7的控制信号CONT_CH0至CONT_CH7可以相同：CONT＝CONT_CH0＝CONT_CH1＝……＝CONT_CH7。那是因为：由于被包括在DA接口118中的控制焊盘411的数量和控制信号接收器412的数量小，因此将不同的控制信号施加到第一通道区域至第八通道区域CH0至CH7是不可能的。在使用PHY接口116的任务模式下，第一通道区域至第八通道区域CH0至CH7的控制信号CONT_CH0至CONT_CH7可以彼此独立。
由DA接口118的多个数据接收器414接收到的数据DQ<0:7>可以被传输到数据分配电路450。数据分配电路450可以根据由混合信号MIX<0:1>表示的第一模式至第四模式来将数据DQ<0:7>分配给第一数据总线DQ_A<0:7>和第二数据总线DQ_B<0:7>。下面的表1表明了数据DQ<0:7>如何根据模式而被分配给第一数据总线DQ_A<0:7>和第二数据总线DQ_B<0:7>。
[表1]
Figure BDA0001929054590000081
参考表1，在混合信号MIX<0:1>为值(0，0)的第一模式下，数据DQ<0:3>可以以预定的比例(例如，1:2)来被复制并被传输到第一数据总线DQ_A<0:7>，且数据DQ<4:7>可以以预定比例(例如，1:2)来被复制并被传输到第二数据总线DQ_B<0:7>。
在混合信号MIX<0:1>为值(0，1)的第二模式下，数据DQ<0:7>可以被传输到第一数据总线DQ_A<0:7>和第二数据总线DQ_B<0:7>。即，下面的关系被建立：DQ<0:7>＝DQ_A<0:7>＝DQ_B<0:7>。
在混合信号MIX<0:1>为值(1，0)的第三模式下，数据DQ<0:3>可以被传输到第一数据总线DQ_A<0:3>，且数据DQ<0:3>可以被反相并被传输到第一数据总线DQ_A<4:7>。另外，数据DQ<4:7>可以被传输到第二数据总线DQ_B<0:3>，且数据DQ<4:7>可以被反相并被传输到第二数据总线DQ_B<4:7>。在表1中，符号“/”表示已反相的数据。
在混合信号MIX<0:1>为值(1，1)的第四模式下，数据DQ<0:7>可以被传输到第一数据总线DQ_A<0:7>，且数据DQ<0:7>可以被反相并被传输到第二数据总线DQ_B<0:7>。
第一复制电路421可以以预定比例(例如，1：8)来复制第一数据总线DQ_A<0:7>的数据，并将复制的数据传输到第一通道区域至第八通道区域CH0至CH7的数据总线CH0_DQ<0:63>至CH7_DQ<0:63>。第二复制电路422可以以预定比例(例如，1：8)来复制第二数据总线DQ_B<0:7>的数据，并将复制的数据传输到第一通道区域至第八通道区域CH0至CH7的数据总线CH0_DQ<64:127>至CH7_DQ<64:127>。即，第一数据总线DQ_A<0:7>的数据可以由第一复制电路421复制，并被传输到第一通道区域至第八通道区域CH0至CH7内的伪A通道区域CH0_PCA至CH7_PCA。第二数据总线DQ_B<0:7>的数据可以由第二复制电路422复制，并被传输到第一通道区域至第八通道区域CH0至CH7内的伪B通道区域CH0_PCB至CH7_PCB。
第一选择电路430_CH0至430_CH7可以响应于选择信号SEL而选择对应通道的数据CH0_DQ<0:127>至CH7_DQ<0:127>之中要通过DA接口118输出的数据。即，第一选择电路430_CH0至430_CH7中的每个可以选择对应通道的128个数据之中可以被输出到DA接口118的八个数据。第二选择电路440可以响应于通道选择信号CH_SEL而选择第一选择电路430_CH0至430_CH7的输出之一。由第二选择电路440选中的数据可以最终被传输到DA接口118的多个数据发送器415，并且通过多个数据焊盘413输出。选择信号SEL和通道选择信号CH_SEL可以包括多个比特位。可以通过选择信号SEL选择对应通道内的128个数据中的八个数据，且可以通过通道选择信号CH_SEL选择八个通道中的一个通道。结果，在由通道选择信号CH_SEL选中的通道处的由选择信号SEL选中的八个数据可以由DA接口118的多个数据发送器415输出。第一选择电路430_CH0至430_CH7和第二选择电路440可以在写入操作期间被使用。
在图4的实施例中，不同数据可以通过数据分配电路450来被传输到伪A通道区域CH0_PCA至CH7_PCA和伪B通道区域CH0_PCB至CH7_PCB。因此，即使在DA模式下，期望的数据可以被写入伪A通道区域CH0_PCA至CH7_PCA和伪B通道区域CH0_PCB至CH7_PCB。
图5示出了根据一个实施例的存储器件的直接存取(DA)模式操作(例如，图4的存储器件110的DA模式操作)。注意图5示出了存储器件110的第一通道区域CH0的操作。在下文中，作如下假设：存储器件110中的写入延时(WL)被设置为4，且数据的突发长度(BL)被设置为4。另外，假设数据分配电路450在第一模式下操作。
参考图5，通过DA接口118接收到的控制信号CONT等于第一通道区域CH0的控制信号CONT_CH0。由于数据分配电路450在第一模式下操作，因此通过DA接口118接收到的数据DQ<0:7>的数据DQ<0:3>可以被传输到与伪A通道区域CH0_PCA相对应的数据总线CH0_DQ<0:63>，且数据DQ<0:7>的数据DQ<4:7>可以被传输到与伪B通道区域CH0_PCB相对应的数据总线CH0_DQ<64:127>。
在时间点501处，可以通过控制信号CONT_CH0施加表示伪A通道区域CH0_PCA的写入操作的写入命令WTA1。在时间点502处，可以通过控制信号CONT_CH0施加表示伪B通道区域CH0_PCB的写入操作的写入命令WTB1。在时间点503处，可以施加表示伪A通道区域CH0_PCA的写入操作的写入命令WTA2。在时间点504处，可以施加表示伪B通道区域CH0_PCB的写入操作的写入命令WTB2。
与写入命令WTA1相对应的数据A1、A2、B1、B2、C1、C2、D1和D2可以在从时间点501开始写入延时WL之后的时间点505处通过DA接口118来被接收。此时，数据A1、B1、C1和D1可以对应于DQ<0:3>，而数据A2、B2、C2和D2可以对应于DQ<4:7>。数据DQ<0:3>(即，数据A1、B1、C1和D1)可以按1：16而被重复复制，并被传输到伪A通道区域CH0_PCA的数据总线CH0_DQ<0:63>。数据DQ<4:7>(即，数据A2、B2、C2和D2)可以按1：16而被重复复制，并被传输到伪B通道区域CH0_PCB的数据总线CH0_DQ<0:63>。由写入命令WTA1写入伪A通道区域CH0_PCA的数据A1、B1、C1和D1可以由WTA1_DATA表示。
与写入命令WTB1相对应的数据C1、C2、D1、D2、E1、E2、F1和F2可以在从时间点502开始写入延时WL之后的时间点506处通过DA接口118来被接收。数据DQ<0:3>(即，数据C1、D1、E1和F1)可以按1：16而被重复复制，并被传输到伪A通道区域CH0_PCA的数据总线CH0_DQ<0:63>。数据DQ<4:7>(即，数据C2、D2、E2和F2)可以按1：16而被重复复制，并被传输到伪B通道区域CH0_PCB的数据总线CH0_DQ<0:63>。由写入命令WTB1写入伪A通道区域CH0_PCA的数据C2、D2、E2和F2可以由WTB1_DATA表示。
这样，由写入命令WTA2写入伪A通道区域CH0_PCA的数据WTA2_DATA可以对应于数据E1、F1、G1和H1，且由写入命令WTB2写入伪B通道区域CH0_PCB的数据WTB2_DATA可以对应于数据G2、H2、I2和J2。
如图5中示出的，图4的数据分配电路450可以有区别地分配传输到伪A通道区域CH0_PCA的数据和传输到伪B通道区域CH0_PCB的数据。因此，写入伪A通道区域CH0_PCA的数据与写入伪B通道区域CH0_PCB的数据可以具有不同模式。
根据本实施例，可以提高存储器件的测试效率。
虽然出于说明目的已经描述了各种实施例，但是对于本领域技术人员明显的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (17)

1.一种存储器件，包括：
多个数据焊盘；
数据分配电路，其适用于：在第一模式下，将通过所述多个数据焊盘中的一些数据焊盘接收的数据分配给第一数据总线，以及将通过其他数据焊盘接收的数据分配给第二数据总线；
第一通道区域，其适用于储存通过以1：N的预定比例复制所述第一数据总线的数据而得到的数据，其中N为等于或大于2的整数；以及
第二通道区域，其适用于储存通过以所述1：N的预定比例复制所述第二数据总线的数据而得到的数据。
2.根据权利要求1所述的存储器件，还包括多个控制焊盘，
其中，所述第一通道区域和所述第二通道区域由通过所述多个控制焊盘接收的控制信号来控制。
3.根据权利要求1所述的存储器件，其中，所述数据分配电路在第二模式下将通过所述多个数据焊盘接收的数据同等地分配给所述第一数据总线和所述第二数据总线。
4.根据权利要求1所述的存储器件，其中，在第一模式下，所述数据分配电路以1：2的比例复制通过所述一些数据焊盘接收的数据并将复制的数据分配给所述第一数据总线，而以所述1：2的比例复制通过所述其他数据焊盘接收的数据并将复制的数据分配给所述第二数据总线。
5.根据权利要求1所述的存储器件，其中，在第三模式下，所述数据分配电路将通过所述一些数据焊盘接收的数据分配给所述第一数据总线，以及将通过所述一些数据焊盘接收的数据反相并进一步将已反相的数据分配给所述第一数据总线；而将通过所述其他数据焊盘接收的数据分配给所述第二数据总线，以及将通过所述其他数据焊盘接收的数据反相并进一步将已反相的数据分配给所述第二数据总线。
6.根据权利要求1所述的存储器件，其中，在第四模式下，所述数据分配电路将通过所述多个数据焊盘接收的数据分配给所述第一数据总线，以及将通过所述多个数据焊盘接收的数据反相并将已反相的数据分配给所述第二数据总线。
7.根据权利要求1所述的存储器件，其中，所述存储器件包括高带宽存储器HBM，以及
所述多个数据焊盘被包括在直接存取DA接口中。
8.一种高带宽存储器HBM器件包括：
直接存取DA接口，其包括多个数据焊盘；
数据分配电路，其适用于：在第一模式下，将通过所述多个数据焊盘中的一些数据焊盘接收的数据分配给A数据总线，以及将通过其他数据焊盘接收的数据分配给B数据总线；以及
第一通道区域至第M通道区域，
其中，所述第一通道区域至第M通道区域中的每个包括：
伪A通道区域，其适用于储存通过以1：N的预定比例复制所述A数据总线的数据而得到的数据，其中N为等于或大于2的整数；以及
伪B通道区域，其适用于储存通过以所述1：N的预定比例复制所述B数据总线的数据而得到的数据。
9.根据权利要求8所述的HBM器件，其中，所述DA接口包括多个控制焊盘，以及
所述第一通道区域至第M通道区域由通过所述多个控制焊盘接收的控制信号来控制。
10.根据权利要求8所述的HBM器件，其中，所述数据分配电路在第二模式下将通过所述多个数据焊盘接收的数据同等地分配给所述A数据总线和所述B数据总线。
11.根据权利要求8所述的HBM器件，其中，在第一模式下，所述数据分配电路以1：2的比例复制通过所述一些数据焊盘接收的数据并将复制的数据分配给所述A数据总线，而以所述1：2的比例复制通过所述其他数据焊盘接收的数据并将复制的数据分配给所述B数据总线。
12.根据权利要求8所述的HBM器件，其中，在第三模式下，所述数据分配电路将通过所述一些数据焊盘接收的数据分配给所述A数据总线，以及将通过所述一些数据焊盘接收的数据反相并进一步将已反相的数据分配给所述A数据总线；而将通过所述其他数据焊盘接收的数据分配给所述B数据总线，以及将通过所述其他数据焊盘接收的数据反相并进一步将已反相的数据分配给所述B数据总线。
13.根据权利要求8所述的HBM器件，其中，在第四模式下，所述数据分配电路将通过所述多个数据焊盘接收述数据分配给所述A数据总线，以及将通过所述多个数据焊盘接收的数据反相并将已反相的数据分配给所述B数据总线。
14.根据权利要求8所述的HBM器件，还包括：
第一复制电路，其适用于以1：N的比例复制所述A数据总线的数据，并将复制的数据传输到伪A通道区域；以及
第二复制电路，其适用于以所述1：N的比例复制所述B数据总线的数据，并将复制的数据传输到伪B通道区域。
15.根据权利要求8所述的HBM器件，其中，N为8。
16.根据权利要求8所述的HBM器件，还包括：
基底裸片；以及
多个核心裸片，
其中，所述DA接口和所述数据分配电路被包括在所述基底裸片中，以及
所述第一通道区域至第M通道区域被包括在所述多个核心裸片中。
17.一种存储器件，包括：
接口，其包括被配置为接收第一数据的数据焊盘，所述第一数据具有第一尺寸；
多个通道区域，每个通道区域包括被配置为储存第二数据的第一区域和第二区域，所第二数据具有大于所述第一尺寸的第二尺寸；
数据分配电路，其被配置为：从所述接口接收所述第一数据，以及将所述第一数据或已反相的第一数据作为第一总线数据和第二总线数据分别传输到第一数据总线和第二数据总线；
第一复制电路，其被配置为接收并复制所述第一总线数据以将复制的第一总线数据输出到所述多个通道区域中的每个通道区域的所述第一区域；以及
第二复制电路，其被配置为接收并复制所述第二总线数据以将复制的第二总线数据输出到所述多个通道区域中的每个通道区域的所述第二区域。
CN201811652922.5A 2018-03-07 2018-12-29 存储器件 Active CN110246526B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0026779 2018-03-07
KR1020180026779A KR102518849B1 (ko) 2018-03-07 2018-03-07 메모리 장치

Publications (2)

Publication Number Publication Date
CN110246526A CN110246526A (zh) 2019-09-17
CN110246526B true CN110246526B (zh) 2022-12-02

Family

ID=67844082

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811652922.5A Active CN110246526B (zh) 2018-03-07 2018-12-29 存储器件

Country Status (3)

Country Link
US (1) US10593378B2 (zh)
KR (1) KR102518849B1 (zh)
CN (1) CN110246526B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104217748A (zh) * 2013-05-31 2014-12-17 爱思开海力士有限公司 存储器和存储系统

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6510503B2 (en) * 1998-07-27 2003-01-21 Mosaid Technologies Incorporated High bandwidth memory interface
JP2003338175A (ja) 2002-05-20 2003-11-28 Mitsubishi Electric Corp 半導体回路装置
KR100537188B1 (ko) 2004-01-10 2005-12-16 주식회사 하이닉스반도체 뱅크-인터리브의 데이터 압축테스트모드를 갖는 반도체메모리 소자
US7546514B2 (en) * 2005-04-11 2009-06-09 Hewlett-Packard Development Company, L.P. Chip correct and fault isolation in computer memory systems
US7405957B2 (en) * 2005-12-28 2008-07-29 Infineon Technologies Ag Edge pad architecture for semiconductor memory
US20150286529A1 (en) * 2014-04-08 2015-10-08 Micron Technology, Inc. Memory device having controller with local memory
US9645885B2 (en) * 2015-05-14 2017-05-09 Amplidata Nv Hybrid distributed storage system
KR102290020B1 (ko) * 2015-06-05 2021-08-19 삼성전자주식회사 스택드 칩 구조에서 소프트 데이터 페일 분석 및 구제 기능을 제공하는 반도체 메모리 장치
KR102275812B1 (ko) * 2015-09-04 2021-07-14 삼성전자주식회사 센터 패드 타입의 스택드 칩 구조에서 신호 완결성 이슈를 개선할 수 있는 온다이 터미네이션 스키마를 갖는 반도체 메모리 장치
US9779813B2 (en) * 2015-09-11 2017-10-03 Macronix International Co., Ltd. Phase change memory array architecture achieving high write/read speed

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104217748A (zh) * 2013-05-31 2014-12-17 爱思开海力士有限公司 存储器和存储系统

Also Published As

Publication number Publication date
CN110246526A (zh) 2019-09-17
KR102518849B1 (ko) 2023-04-07
US20190279690A1 (en) 2019-09-12
US10593378B2 (en) 2020-03-17
KR20190105960A (ko) 2019-09-18

Similar Documents

Publication Publication Date Title
CN111179999B (zh) 半导体存储器件、存储系统和操作半导体存储器件的方法
CN111149162B (zh) 半导体存储器装置
US7269088B2 (en) Identical chips with different operations in a system
KR102192546B1 (ko) 반도체 메모리 장치
CN110033798B (zh) 集成电路芯片
US11947474B2 (en) Multi-mode memory module and memory component
US10553263B2 (en) Memory device with write data bus control
KR100968636B1 (ko) 메모리 칩 및 이를 포함하는 시스템
CN109313918B (zh) 具有输入/输出数据速率对齐的存储器部件
KR102659843B1 (ko) 전송 회로, 인터페이스 회로 및 메모리
KR102605145B1 (ko) 복수의 채널로 동작하는 복수의 다이를 포함하는 반도체 장치
KR101157031B1 (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
CN110246526B (zh) 存储器件
CN110364195B (zh) 存储器件以及包括其的存储系统
US9379715B2 (en) Semiconductor apparatus and system including plurality of channels
CN116075895A (zh) 具有存取控制机制的设备及其操作方法
CN112652334A (zh) 存储器
US20230298631A1 (en) Stacked semiconductor device
KR20170083820A (ko) 메모리 장치를 포함하는 메모리 시스템
US20170185352A1 (en) Memory device
US11144485B1 (en) Interface for semiconductor device with symmetric bond pattern and method for arranging interface thereof
US20070005834A1 (en) Memory chips with buffer circuitry
CN108268390B (zh) 存储器系统及其操作方法
CN114328367A (zh) 半导体器件的接口及用于排列结合半导体器件的接口方法
KR20220164050A (ko) 적층 다이용 상이한 ｉｏ 폭을 위한 장치들 및 방법들

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant