KR20190105960A - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR20190105960A
KR20190105960A KR1020180026779A KR20180026779A KR20190105960A KR 20190105960 A KR20190105960 A KR 20190105960A KR 1020180026779 A KR1020180026779 A KR 1020180026779A KR 20180026779 A KR20180026779 A KR 20180026779A KR 20190105960 A KR20190105960 A KR 20190105960A
Authority
KR
South Korea
Prior art keywords
data
pads
bus
memory device
distributed
Prior art date
Application number
KR1020180026779A
Other languages
English (en)
Other versions
KR102518849B1 (ko
Inventor
박명재
최영재
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180026779A priority Critical patent/KR102518849B1/ko
Priority to US16/152,549 priority patent/US10593378B2/en
Priority to CN201811652922.5A priority patent/CN110246526B/zh
Publication of KR20190105960A publication Critical patent/KR20190105960A/ko
Application granted granted Critical
Publication of KR102518849B1 publication Critical patent/KR102518849B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 장치는, 다수의 데이터 패드; 제1모드에서 상기 다수의 데이터 패드 중 일부 데이터 패드들로 수신된 데이터는 제1데이터 버스로 분배하고, 상기 다수의 데이터 패드 중 나머지 데이터 패드들로 수신된 데이터는 제2데이터 버스로 분배하는 데이터 분배 회로; 상기 제1데이터 버스의 데이터가 1:N(N은 2이상의 정수)으로 복사된 데이터를 저장하는 제1채널 영역; 및 상기 제2데이터 버스의 데이터가 1:N으로 으로 복사된 데이터를 저장하는 제2채널 영역을 포함할 수 있다.

Description

메모리 장치 {MEMORY DEVICE}
본 특허 문헌은 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 기술이 비약적으로 발전하면서 반도체 장치의 패키징 기술에 대해서도 점차 고집적화 고성능화가 요구되고 있다. 따라서 집적회로 칩들을 와이어나 범프를 이용해 인쇄회로 기판(PCB) 상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수개의 집적회로 칩들을 수직으로 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수개의 메모리 칩들을 수직으로 적층하는 적층형 메모리 장치를 통해 구현될 수 있다. 그리고 이처럼 수직 방향으로 적층된 메모리 칩들은 관통 실리콘 비아(TSV: Through Silicon Via)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
본 발명의 실시예들은, 메모리 장치의 테스트 효율을 높이는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 메모리 장치는, 다수의 데이터 패드; 제1모드에서 상기 다수의 데이터 패드 중 일부 데이터 패드들로 수신된 데이터는 제1데이터 버스로 분배하고, 상기 다수의 데이터 패드 중 나머지 데이터 패드들로 수신된 데이터는 제2데이터 버스로 분배하는 데이터 분배 회로; 상기 제1데이터 버스의 데이터가 1:N(N은 2이상의 정수)으로 복사된 데이터를 저장하는 제1채널 영역; 및 상기 제2데이터 버스의 데이터가 1:N으로 으로 복사된 데이터를 저장하는 제2채널 영역을 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 장치는, 다수의 데이터 패드를 포함하는 DA(Direct Access) 인터페이스; 제1모드에서 상기 다수의 데이터 패드 중 일부 데이터 패드들로 수신된 데이터는 제A데이터 버스로 분배하고, 상기 다수의 데이터 패드 중 나머지 데이터 패드들로 수신된 데이터는 제B데이터 버스로 분배하는 데이터 분배 회로; 및 제1 내지 제M채널 영역들을 포함하고, 상기 제1 내지 제M채널 영역들 각각은 상기 제A데이터 버스의 데이터가 1:N(N은 2이상의 정수)으로 복사된 데이터를 저장하는 가상(pseudo) 제A채널 영역; 및 상기 제B데이터 버스의 데이터가 1:N으로 복사된 데이터를 저장하는 가성 제B채널 영역을 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 장치의 테스트 효율을 높일 수 있다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템(100)의 구성을 나타낸 도면.
도 2는 도 1의 메모리 장치(110)의 일실시예 구성도.
도 3은 도 2의 메모리 장치(110)의 DA 모드 동작을 도시한 도면.
도 4는 도 1의 메모리 장치(110)의 다른 실시예 구성도.
도 5는 도 4의 메모리 장치(110)의 DA모드의 동작을 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일실시예에 따른 메모리 시스템(100)의 구성을 나타낸 도면이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 장치(110), 메모리 콘트롤러(120), 인터포저(130, Interposer) 및 패키지 기판(140, Package Substrate)을 포함할 수 있다.
패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있으며, 인터포저(130)의 상부에는 메모리 장치(110)와 메모리 콘트롤러(120)가 형성될 수 있다. 메모리 콘트롤러(120)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 및 AP(Application Processor)와 같은 다양한 프로세서 내에 포함되는 것이 일반적이므로, 도 1에서는 메모리 콘트롤러(120)를 프로세서로 표기했다. 메모리 장치(110)의 PHY 인터페이스(116)와 메모리 콘트롤러(120)의 PHY 인터페이스(122)는 인터포저(130)를 통해 연결될수 있다. PHY 인터페이스(116)는 메모리 장치(110)와 메모리 콘트롤러(120) 간의 통신을 위한 인터페이스일 수 있다.
메모리 장치(110)는 다수의 집적회로 칩을 적층하고, 관통 실리콘 비아(TSV: Through Silicon Via)을 통해 다수의 집적회로 칩을 전기적으로 연결하는 형태로 구성될 수 있다. 다수의 집적회로 칩은 베이스 다이(114, Base Die) 및 다수개의 코어 다이(112, Core Die)를 포함할 수 있다. 코어 다이들(112) 각각은 데이터를 저장하기 위한 셀 어레이 및 셀 어레이에 데이터를 라이트하고 리드하기 위한 회로들을 포함할 수 있다. 베이스 다이(114)는 코어 다이들(112)과 베이스 다이(114)와의 인터페이스를 위한 회로들, 베이스 다이(114)와 메모리 콘트롤러(120)와의 인터페이스를 위한 회로들을 포함할 수 있다. 메모리 장치(110)를 이와 같은 형태로 구성할 경우에는 입/출력 유닛의 개수를 크게 늘릴 수 있어 대역폭(bandwidth)을 증가시키는데 유리할 수 있다. 이와 같은 형태로 구성된 메모리 장치(110)의 예로는 HBM(High Bandwidth Memory)이 있을 수 있다. 여기서 HBM이라 함은 HBM1뿐만 아니라 HBM2, HBM3와 같은 여러 버전의 HBM을 포함할 수 있다.
PHY 인터페이스(116)는 베이스 다이(114)와 메모리 콘트롤러(120) 간의 통신을 위한 인터페이스이고, DA(Direct Access) 인터페이스(118)는 메모리 장치(110)의 테스트를 위한 인터페이스일 수 있다. PHY 인터페이스(116)는 마이크로 범프(micro bump)들을 통해 인터포저(130)와 연결되는데 마이크로 범프들의 물리적인 크기가 매우 작고 마이크로 범프들의 개수가 1000개 이상으로 대단히 많아 PHY 인터페이스(116)를 이용해 메모리 장치(110)를 테스트하는 것은 현실적으로 대단히 어렵다. 이러한 이유로 마이크로 범프들보다 상대적으로 물리적인 사이즈가 크고 갯수가 적은 다이렉트 억세스 패드들을 이용해 인터페이스되는 DA 인터페이스(118)가 메모리 장치(110)의 테스트에 사용될 수 있다.
메모리 장치(110)가 PHY 인터페이스(116)를 이용해 동작하는 노멀 모드를 미션 모드(mission mode)라고 하며, 메모리 장치(110)가 DA 인터페이스(118)를 이용해 동작하는 테스트 모드를 DA 모드(direct access mode)라고 할 수 있다.
도 2는 도 1의 메모리 장치(110)의 일실시예 구성도이다. 도 2에서는 메모리 장치(110)에서 DA모드 동작과 관련된 구성들을 도시했다.
도 2를 참조하면, 메모리 장치(110)는 제1 내지 제8채널 영역들(CH0~CH7), DA 인터페이스(118), 복사 회로(220), 제1선택 회로들(230_CH0~230_CH7) 및 제2선택 회로(240)를 포함할 수 있다. DA 인터페이스(118), 복사 회로(220) 제1선택 회로들(230_CH0~230_CH7) 및 제2선택 회로(240)는 베이스 다이(114)에 포함되고, 제1 내지 제8채널 영역들(CH0~CH7)은 코어 다이들(112)에 포함될 수 있다. 예를 들어, 4개의 코어 다이들(112) 각각이 2개의 채널 영역들을 포함할 수 있다.
제1 내지 제8채널 영역들(CH0~CH7)은 채널 영역들(CH0~CH7) 마다 개별적인 제어 신호들(CONT_CH0~CONT_CH7)에 의해 제어되고, 개별적인 데이터(CH0_DQ<0:127> ~ CH7_DQ<0:127>)를 송수신할 수 있다. 제1 내지 제8채널 영역들(CH0~CH7)은 제1 내지 제8채널 영역들(CH0~CH7) 별로 서로 다른 동작을 동시에 수행할 수 있다. 예를 들어 제2채널 영역(CH1) 내에서 리드 동작이 수행되는 것과 동시에 제6채널 영역(CH5)에서는 라이트 동작이 수행되고, 제8채널 영역(CH7)에서는 액티브 동작이 수행될 수 있다. 제1 내지 제8채널 영역들(CH0~CH7)이 영역들별로 독립적인 제어 신호들(CONT_CH0~CONT_CH7)에 의해 제어되고 영역들별로 독립적인 데이터(CH0_DQ<0:127> ~ CH7_DQ<0:127>)를 송수신하는 동작은 미션 모드시에 가능하다. DA 모드시에는 인터페이스의 제약으로 제1 내지 제8채널 영역들(CH0~CH7)에 동일한 제어 신호들이 전달되고, 제1 내지 제8채널 영역들(CH0~CH7)이 동일한 데이터를 송수신할 수 있다. 즉, DA 모드시에는 CONT_CH0 = CONT_CH1=...CONT_CH7이고, CH0_DQ<0:127> = CH1_DQ<0:127> = ... = CH7_DQ<0:127>일 수 있다.
제1 내지 제8채널 영역들(CH0~CH7) 각각은 가상(pseudo) 제A채널 영역(CH0_PCA~CH7_PCA)과 가상 제B채널 영역(CH0_PCB~CH7_PCB)을 포함할 수 있다. 가상 제A채널 영역(CH0_PCA~CH7_PCA)과 가상 제B채널 영역(CH0_PCB~CH7_PCB)은 동일한 제어 신호들(CONT_CH0~CONT_CH7)에 의해 제어되지만 개별적인 데이터를 송수신할 수 있다. 예를 들어, 제1채널 영역(CH0)의 가상 제A채널 영역(CH0_PCA)과 가상 제B채널 영역(CH0_PCB)은 동일한 제어 신호들(CONT_CH0)에 의해 제어되지만, 서로 다른 데이터(CH0_DQ<0:63>, CH0_DQ<64:127>)를 송수신할 수 있다. 제1 내지 제8채널 영역들(CH0~CH7) 내의 제어 블록들(201_CH0~201_CH7)은 해당 채널 영역의 제어 신호들(CONT_CH0~CONT_CH7)을 수신해 가상 제A채널 영역(CH0_PCA~CH7_PCA)과 가상 제B채널 영역(CH0_PCB~CH7_PCB)을 제어할 수 있다.
DA 인터페이스(118)는 다수의 제어 패드(211), 다수의 제어신호 수신기(212), 다수의 데이터 패드(213), 다수의 데이터 수신기(214) 및 다수의 데이터 송신기(215)를 포함할 수 있다.
다수의 제어신호 수신기(212)는 다수의 제어 패드(211)로부터 제어 신호들(CONT)을 수신할 수 있다. 제어 신호들(CONT)은 CA<0:7>, RA<0:5>, CKE, CKt, CKc를 포함할 수 있다. 여기서 CA<0:7>은 컬럼 커맨드(column command)와 컬럼 어드레스(column address)를 포함하는 8개의 신호, RA<0:5>는 로우 커맨드(row command)와 로우 어드레스를 포함하는 6개의 신호, CKE는 클럭 인에이블 신호, CKt와 CKc는 디퍼런셜 방식으로 입력되는 클럭 신호들을 나타낼 수 있다. 도면에서는 지면상 제어 패드와 제어신호 수신기를 1개로 도시했지만, 이들의 개수는 제어 신호들(CONT)의 개수와 동일할 수 있다.
다수의 데이터 수신기(214)는 다수의 데이터 패드(213)로부터 데이터(DQ<0:7>)를 수신할 수 있다. 또한, 데이터 송신기(215)는 다수의 데이터 패드(213)로 데이터(DQ<0:7>)를 송신할 수 있다.
DA 인터페이스(118)의 다수의 제어신호 수신기(212)가 수신한 제어 신호들(CONT)은 제1 내지 제8채널 영역들(CH0~CH7)에 공통으로 전달될 수 있다. 즉, CONT = CONT_CH0 = CONT_CH1 =... CONT_CH7일 수 있다. DA 인터페이스(118)에 포함된 제어 패드들(211) 및 제어신호 수신기들(212)의 개수가 적기 때문에, 제1 내지 제8채널 영역들(CH0~CH8)에 서로 다른 제어신호들을 인가하는 것은 불가능하기 때문이다. PHY 인터페이스(116)를 사용하는 미션 모드에서는 제1 내지 제8채널 영역들(CH0~CH7)의 제어 신호들(CONT_CH0~CONT_CH7)이 독립적일 수 있다.
DA 인터페이스(118)의 다수의 데이터 수신기(214)가 수신한 데이터(DQ<0:7>)는 복사 회로(220)로 전달될 수 있다. 여기서 데이터(DQ<0:7>)는 1:16으로 복사될 수 있다. 제1 내지 제8채널 영역들(CH0~CH7) 각각의 데이터 버스(CH0_DQ<0:127> ~ CH7_DQ<0:127>)의 라인은 128개인데, DA 인터페이스(118)의 데이터 패드(213) 및 데이터 수신기(214)의 개수는 8개에 불과하다. 따라서, 데이터(DQ<0:7>)는 1:16으로 복사되어 데이터 버스(DQ_BUS<0:127>)로 전달될 수 있다. 여기서 DQ_BUS<0:7> = DQ<0:7>, DQ_BUS<8:15> = DQ<0:7>, .... DQ_BUS<120:127> = DQ<0:7>와 같은 방식으로 복사가 이루어질 수 있다. 데이터 버스(DQ_BUS<0:127>)의 데이터는 제1 내지 제8채널 영역들(CH0~CH7)의 데이터 버스들(CH0_DQ<0:127> ~ CH7_DQ<0:127>)로 공통으로 전달될 수 있다. 즉, DQ_BUS<0:127> = CH0_DQ<0:127>, CH1_DQ<0:127>, ... ,CH7_DQ<0:127>일 수 있다.
제1선택 회로들(230_CH0~230_CH7)은 선택 신호(SEL)에 응답해 해당 채널의 데이터(CH0_DQ<0:127> ~ CH7_DQ<0:127>) 중 DA 인터페이스(118)를 통해 출력될 데이터를 선택할 수 있다. 즉, 해당 채널의 128개의 데이터 중 DA 인터페이스로 출력 가능한 8개의 데이터를 출력할 수 있다. 그리고 제2선택 회로(240)는 채널 선택 신호(CH_SEL)에 응답해 제1선택 회로들(230_CH0~230_CH7)의 출력들 중 하나를 선택할 수 있다. 제2선택 회로(240)에 의해 선택된 데이터가 결국 DA 인터페이스(118)의 다수의 데이터 송신기(215)로 전달되고, 다수의 데이터 패드(213)를 통해 출력될 수 있다. 선택 신호(SEL)와 채널 선택 신호(CH_SEL)는 멀티 비트의 신호일 수 있다. 선택 신호(SEL)에 의해 채널 내의 128개의 데이터 중 8개의 데이터가 선택되고, 채널 선택 신호(CH_SEL)에 의해 8개의 채널 중 하나의 채널이 선택될 수 있다. 결국, 채널 선택 신호(CH_SEL)에 의해 선택된 채널에서 선택 신호(SEL)에 의해 선택된 8개의 데이터가 DA 인터페이스(118)의 다수의 데이터 송신기(215)에 의해 출력될 수 있다. 제1선택 회로들(230_CH0~230_CH7)과 제2선택 회로(240)는 리드 동작시에 사용될 수 있다.
도 3은 도 2의 메모리 장치(110)의 DA 모드 동작을 도시한 도면이다. 도 3에서는 메모리 장치(110)의 제1채널 영역(CH0)의 동작을 도시했다. 이하에서는 라이트 레이턴시(WL: Write Latency)는 4이고, 버스트 길이(BL: Burst Length)는 4인 것으로 가정하기로 한다.
도 3을 참조하면, DA 인터페이스(118)를 통해 수신된 제어 신호들(CONT)은 제1채널 영역(CH0)의 제어 신호들(CONT_CH0)과 동일하다는 것을 확인할 수 있다. 한편, DA 인터페이스(118)를 통해 수신된 데이터(DQ<0:7>)는 1:16으로 복사되어 제1채널 영역의 데이터 버스(CH0_DQ<0:127>)로 전달되므로, DQ<0:7> = CH0_DQ<0:63> = CH0_DQ<64:127> 인 것을 확인할 수 있다.
시점 '301'에 제어 신호들(CONT_CH0)에 의해 가상 제A채널 영역(CH0_PCA)의 라이트 동작을 지시하는 라이트 커맨드(WTA1)가 인가되고, 시점 '302'에 제어 신호들(CONT_CH0)에 의해 가상 제B채널 영역(CH0_PCB)의 라이트 동작을 지시하는 라이트 커맨드(WTB1)가 인가될 수 있다. 또한, 시점 '303'에는 다시 가상 제A채널 영역(CH0_PCA)의 라이트 동작을 지시하는 라이트 커맨드(WTA2)가 인가되고, 시점 '304'에는 다시 가상 제B채널 영역(CH0_PCB)의 라이트 동작을 지시하는 라이트 커맨드(WTB2)가 인가될 수 있다.
시점 '301'으로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 시점 '305'에 라이트 커맨드(WTA1)에 대응하는 데이터(A, B, C, D)가 DA 인터페이스(118)를 통해 수신될 수 있다. 이 데이터(DQ<0:7>)는 그대로 제1채널 영역의 데이터 버스(CH0_DQ<0:127>)로 1:16으로 반복되어 복사되므로, 가상 제A채널 영역(CH0_PCA)의 데이터 버스(CH0_DQ<0:63>)에도 동일한 데이터(A, B, C, D)가 1:8로 반복되어 복사되어 전달되고, 가상 제A채널 영역(CH0_PCA)에 데이터(A, B, C, D)가 1:8로 반복되어 라이트될 수 있다. 도 3에서는 라이트 커맨드(WTA1)에 의해 가상 제A채널 영역(CH0_PCA)으로 라이트되는 데이터(A, B, C, D)를 WTA1_DATA로 표시했다.
시점 '302'로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 시점 '306'에 라이트 커맨드(WTB1)에 대응하는 데이터(C, D, E, F)가 DA 인터페이스(118)를 통해 수신되고, 가상 제B채널 영역(CH0_PCB)의 데이터 버스(CH0_DQ<64:127>)에도 동일한 데이터(C, D, E, F)가 1:8로 반복되어 전달되고, 가상 제B채널 영역(CH0_PCB)에 데이터(C, D, E, F)가 1:8로 반복되어 라이트될 수 있다. 도 3에서는 라이트 커맨드(WTB1)에 의해 가상 제B채널 영역(CH0_PCB)으로 라이트되는 데이터(C, D, E, F)를 WTB1_DATA로 표시했다.
마찬가지로 라이트 커맨드(WTA2)에 대응하는 데이터(E, F, G, H)는 가상 제A채널 영역(CH0_PCA)으로 라이트되는데, 이를 WTA2_DATA로 표시했다. 또한, 라이트 커맨드(WTB2)에 대응하는 데이터(G, H, I, J)는 가상 제B채널 영역(CH0_PCB)으로 라이트되는데, 이를 WTB2_DATA로 표시했다.
도 3을 참조하면, DA 인터페이스(118)의 사용시에 가상 제A채널 영역(CH0_PCA)의 데이터 버스(CH0_DQ<0:63>)와 가상 제B채널 영역(CH0_PCB)의 데이터 버스(CH0_DQ<64:127>)에 서로 다른 패턴의 데이터를 인가하는 것이 불가능해, 가상 제A채널 영역(CH0_PCA)에 라이트되는 데이터와 가상 제B채널 영역(CH0_PCB)에 라이트되는 데이터의 패턴을 서로 다르게 하는 것이 불가능하다는 것을 알 수 있다. 예를 들면, WTA1_DATA와 WTB1_DATA에서 C, D가 겹치고, WTB1_DATA와 WTA2_DATA에서 E, F가 겹치고, WTA2_DATA와 WTB2_DATA에서 G, H가 겹칠 수밖에 없다.
도 4는 도 1의 메모리 장치(110)의 다른 실시예 구성도이다. 도 4에서는 메모리 장치(110)에서 DA모드 동작과 관련된 구성들을 도시했다.
도 4를 참조하면, 메모리 장치(110)는 제1 내지 제8채널 영역들(CH0~CH7), DA 인터페이스(118), 데이터 분배 회로(450), 제1복사 회로(421), 제2복사 회로(422), 제1선택 회로들(430_CH0~430_CH7) 및 제2선택 회로(440)를 포함할 수 있다. DA 인터페이스(118), 데이터 분배 회로(450), 제1복사 회로(421), 제2복사 회로(422), 제1선택 회로들(430_CH0~430_CH7) 및 제2선택 회로(440)는 베이스 다이(114)에 포함되고, 제1 내지 제8채널 영역들(CH0~CH7)은 코어 다이들(112)에 포함될 수 있다. 예를 들어, 4개의 코어 다이들(112) 각각이 2개의 채널 영역들을 포함할 수 있다.
제1 내지 제8채널 영역들(CH0~CH7)은 채널 영역들(CH0~CH7) 마다 개별적인 제어 신호들(CONT_CH0~CONT_CH7)에 의해 제어되고, 개별적인 데이터(CH0_DQ<0:127> ~ CH7_DQ<0:127>)를 송수신할 수 있다. 제1 내지 제8채널 영역들(CH0~CH7)은 제1 내지 제8채널 영역들(CH0~CH7) 별로 서로 다른 동작을 동시에 수행할 수 있다. 예를 들어 제2채널 영역(CH1) 내에서 리드 동작이 수행되는 것과 동시에 제6채널 영역(CH5)에서는 라이트 동작이 수행되고, 제8채널 영역(CH7)에서는 액티브 동작이 수행될 수 있다. 제1 내지 제8채널 영역들(CH0~CH7)이 영역들별로 독립적인 제어 신호들(CONT_CH0~CONT_CH7)에 의해 제어되고 영역들별로 독립적인 데이터(CH0_DQ<0:127> ~ CH7_DQ<0:127>)를 송수신하는 동작은 미션 모드시에 가능하다. DA 모드시에는 인터페이스의 제약으로 제1 내지 제8채널 영역들(CH0~CH7)에 동일한 제어 신호들이 전달되고, 제1 내지 제8채널 영역들(CH0~CH7)이 동일한 데이터를 송수신할 수 있다. 즉, DA 모드시에는 CONT_CH0 = CONT_CH1=...CONT_CH7이고, CH0_DQ<0:127> = CH1_DQ<0:127> = ... = CH7_DQ<0:127>일 수 있다.
제1 내지 제8채널 영역들(CH0~CH7) 각각은 가상(pseudo) 제A채널 영역(CH0_PCA~CH7_PCA)과 가상 제B채널 영역(CH0_PCB~CH7_PCB)을 포함할 수 있다. 가상 제A채널 영역(CH0_PCA~CH7_PCA)과 가상 제B채널 영역(CH0_PCB~CH7_PCB)은 동일한 제어 신호들(CONT_CH0~CONT_CH7)에 의해 제어되지만 개별적인 데이터를 송수신할 수 있다. 예를 들어, 제1채널 영역(CH0)의 가상 제A채널 영역(CH0_PCA)과 가상 제B채널 영역(CH0_PCB)은 동일한 제어 신호들(CONT_CH0)에 의해 제어되지만, 서로 다른 데이터(CH0_DQ<0:63>, CH0_DQ<64:127>)를 송수신할 수 있다. 제1 내지 제8채널 영역들(CH0~CH7) 내의 제어 블록들(201_CH0~201_CH7)은 해당 채널 영역의 제어 신호들(CONT_CH0~CONT_CH7)을 수신해 가상 제A채널 영역(CH0_PCA~CH7_PCA)과 가상 제B채널 영역(CH0_PCB~CH7_PCB)을 제어할 수 있다.
DA 인터페이스(118)는 다수의 제어 패드(411), 다수의 제어신호 수신기(412), 다수의 데이터 패드(413), 다수의 데이터 수신기(414) 및 다수의 데이터 송신기(415)를 포함할 수 있다.
다수의 제어신호 수신기(412)는 다수의 제어 패드(411)로부터 제어 신호들(CONT)을 수신할 수 있다. 제어 신호들(CONT)은 CA<0:7>, RA<0:5>, CKE, CKt, CKc를 포함할 수 있다. 여기서 CA<0:7>은 컬럼 커맨드(column command)와 컬럼 어드레스(column address)를 포함하는 8개의 신호, RA<0:5>는 로우 커맨드(row command)와 로우 어드레스를 포함하는 6개의 신호, CKE는 클럭 인에이블 신호, CKt와 CKc는 디퍼런셜 방식으로 입력되는 클럭 신호들을 나타낼 수 있다. 도면에서는 지면상 제어 패드와 제어신호 수신기를 1개로 도시했지만, 이들의 개수는 제어 신호들(CONT)의 개수와 동일할 수 있다.
다수의 데이터 수신기(414)는 다수의 데이터 패드(413)로부터 데이터(DQ<0:7>)를 수신할 수 있다. 또한, 데이터 송신기(415)는 다수의 데이터 패드(413)로 데이터(DQ<0:7>)를 송신할 수 있다.
DA 인터페이스(118)의 다수의 제어신호 수신기(412)가 수신한 제어 신호들(CONT)은 제1 내지 제8채널 영역들(CH0~CH7)에 공통으로 전달될 수 있다. 즉, CONT = CONT_CH0 = CONT_CH1 =... CONT_CH7일 수 있다. DA 인터페이스(118)에 포함된 제어 패드들(411) 및 제어신호 수신기들(412)의 개수가 적기 때문에, 제1 내지 제8채널 영역들(CH0~CH8)에 서로 다른 제어신호들을 인가하는 것은 불가능하기 때문이다. PHY 인터페이스(116)를 사용하는 미션 모드에서는 제1 내지 제8채널 영역들(CH0~CH7)의 제어 신호들(CONT_CH0~CONT_CH7)이 독립적일 수 있다.
DA 인터페이스(118)의 다수의 데이터 수신기(414)가 수신한 데이터(DQ<0:7>)는 데이터 분배 회로(450)로 전달될 수 있다. 데이터 분배 회로(450)는 믹스 신호(MIX<0:1>)가 나타내는 제1 내지 제4모드에 따라 데이터(DQ<0:7>)를 분배해 제1데이터 버스(DQ_A<0:7>)와 제2데이터 버스(DQ_B<0:7>)로 분배할 수 있다. 하기의 표 1은 모드에 따라 데이터(DQ<0:7>)가 어떻게 제1데이터 버스(DQ_A<0:7>)와 제2데이터 버스(DQ_B<0:7>)로 분배되는지를 나타낸다.
제1모드
MIX<0:1>=0,0		 제2모드
MIX<0:1>=0,1		 제3모드
MIX<0:1>=1,0		 제4모드
MIX<0:1>=1,1
DQ_A<0:3> DQ<0:3> DQ<0:3> DQ<0:3> DQ<0:3>
DQ_A<4:7> DQ<0:3> DQ<4:7> /DQ<0:3> DQ<4:7>
DQ_B<0:3> DQ<4:7> DQ<0:3> DQ<4:7> /DQ<0:3>
DQ_B<4:7> DQ<4:7> DQ<4:7> /DQ<4:7> /DQ<4:7>
표 1을 참조하면, 믹스 신호(MIX<0:1>)가 (0, 0)인 제1모드에서는 데이터(DQ<0:3>)가 1:2로 복사되어 제1데이터 버스(DQ_A<0:7>)로 전달되고, 데이터(DQ<4:7>)가 1:2로 복사되어 제2데이터 버스(DQ_B<0:7>)로 전달될 수 있다.
믹스 신호(MIX<0:1>)가 (0, 1)인 제2모드에서는 데이터(DQ<0:7>)가 그대로 제1데이터 버스(DQ_A<0:7>)와 제2데이터 버스(DQ_B<0:7>)로 전달될 수 있다. 즉, DQ<0:7> = DQ_A<0:7> = DQ_B<0:7>일 수 있다.
믹스 신호(MIX<0:1>)가 (1, 0)인 제3모드에서는 데이터(DQ<0:3>)가 그대로 제1데이터 버스(DQ_A<0:3>)로 전달되고 데이터(DQ<0:3>)가 반전되어 제1데이터 버스(DQ_A<4:7>)로 전달될 수 있다. 또한, 데이터(DQ<4:7>)가 그대로 제2데이터 버스(DQ_B<0:3>)로 전달되고 데이터(DQ<4:7>)가 반전되어 제2데이터 버스(DQ_B<4:7>)로 전달될 수 있다. 표 1에서 기호 / 는 반전된 데이터라는 것을 나타낼 수 있다.
믹스 신호(MIX<0:1>)가 (1, 1)인 제4모드에서는 데이터(DQ<0:7>)가 그대로 제1데이터 버스(DQ_A<0:7>)로 전달되고, 데이터(DQ<0:7>)가 반전되어 제2데이터 버스(DQ_B<0:7>)로 전달될 수 있다.
제1복사 회로(421)는 제1데이터 버스(DQ_A<0:7>)의 데이터를 1:8로 복사해 제1 내지 제8채널 영역들의 데이터 버스(CH0_DQ<0:63> ~ CH7_DQ<0:63>)로 전달할 수 있다. 제2복사 회로(422)는 제2데이터 버스(DQ_B<0:7>)의 데이터를 1:8로 복사해 제1 내지 제8채널 영역들의 데이터 버스(CH0_DQ<64:127> ~ CH7_DQ<64:127>)로 전달할 수 있다. 즉, 제1데이터 버스(DQ_A<0:7>)의 데이터는 제1복사 회로(421)에 의해 복사되어 제1 내지 제8채널 영역들(CH0~CH7) 내의 가상 제A채널 영역들(CH0_PCA~CH7_PCA)로 전달되고, 제2데이터 버스(DQ_B<0:7>)의 데이터는 제2복사 회로(424)에 의해 복사되어 제1 내지 제8채널 영역들(CH0~CH7) 내의 가상 제B채널 영역들(CH0_PCB~CH7_PCB)로 전달될 수 있다.
제1선택 회로들(430_CH0~430_CH7)은 선택 신호(SEL)에 응답해 해당 채널의 데이터(CH0_DQ<0:127> ~ CH7_DQ<0:127>) 중 DA 인터페이스(118)를 통해 출력될 데이터를 선택할 수 있다. 즉, 해당 채널의 128개의 데이터 중 DA 인터페이스로 출력 가능한 8개의 데이터를 출력할 수 있다. 그리고 제2선택 회로(440)는 채널 선택 신호(CH_SEL)에 응답해 제1선택 회로들(230_CH0~230_CH7)의 출력들 중 하나를 선택할 수 있다. 제2선택 회로(440)에 의해 선택된 데이터가 결국 DA 인터페이스(118)의 다수의 데이터 송신기(415)로 전달되고, 다수의 데이터 패드(413)를 통해 출력될 수 있다. 선택 신호(SEL)와 채널 선택 신호(CH_SEL)는 멀티 비트의 신호일 수 있다. 선택 신호(SEL)에 의해 채널 내의 128개의 데이터 중 8개의 데이터가 선택되고, 채널 선택 신호(CH_SEL)에 의해 8개의 채널 중 하나의 채널이 선택될 수 있다. 결국, 채널 선택 신호(CH_SEL)에 의해 선택된 채널에서 선택 신호(SEL)에 의해 선택된 8개의 데이터가 DA 인터페이스(118)의 다수의 데이터 송신기(415)에 의해 출력될 수 있다. 제1선택 회로들(430_CH0~430_CH7)과 제2선택 회로(440)는 라이트 동작시에 사용될 수 있다.
도 4의 실시예에서는 데이터 분배 회로(450)를 이용해 가상 제A채널 영역들(CH0_PCA~CH7_PCA)과 가상 제B채널 영역들(CH0_PCB~CH7_PCB)에 서로 다른 데이터를 전달할 수 있으므로, DA모드에서도 가상 제A채널 영역들(CH0_PCA~CH7_PCA)과 가상 제B채널 영역들(CH0_PCB~CH7_PCB)에 원하는 데이터를 라이트하는 것이 가능할 수 있다.
도 5는 도 4의 메모리 장치(110)의 DA모드의 동작을 도시한 도면이다. 도 5에서는 메모리 장치(110)의 제1채널 영역(CH0)의 동작을 도시했다. 이하에서는 라이트 레이턴시(WL)는 4이고, 버스트 길이(BL)는 4인 것으로 가정하기로 한다. 또한, 데이터 분배 회로(450)는 제1모드로 동작한다고 가정하기로 한다.
도 5을 참조하면, DA 인터페이스(118)를 통해 수신된 제어 신호들(CONT)은 제1채널 영역(CH0)의 제어 신호들(CONT_CH0)과 동일하다는 것을 확인할 수 있다. 한편, 데이터 분배 회로(450)가 제1모드로 동작하므로 DA 인터페이스(118)를 통해 수신된 데이터(DQ<0:7>)는 중 DQ<0:3>은 가상 제A채널 영역(CH0_PCA)에 대응하는 데이터 버스(CH0_DQ<0:63>)으로 전달되고, 데이터(DQ<0:7>) 중 DQ<0:4>는 가상 제B채널 영역(CH0_PCB)에 대응하는 데이터 버스(CH0_DQ<64:127>)로 전달될 수 있다.
시점 '501'에 제어 신호들(CONT_CH0)에 의해 가상 제A채널 영역(CH0_PCA)의 라이트 동작을 지시하는 라이트 커맨드(WTA1)가 인가되고, 시점 '502'에 제어 신호들(CONT_CH0)에 의해 가상 제B채널 영역(CH0_PCB)의 라이트 동작을 지시하는 라이트 커맨드(WTB1)가 인가될 수 있다. 또한, 시점 '503'에는 다시 가상 제A채널 영역(CH0_PCA)의 라이트 동작을 지시하는 라이트 커맨드(WTA2)가 인가되고, 시점 '504'에는 다시 가상 제B채널 영역(CH0_PCB)의 라이트 동작을 지시하는 라이트 커맨드(WTB2)가 인가될 수 있다.
시점 '501'으로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 시점 '305'에 라이트 커맨드(WTA1)에 대응하는 데이터(A1, A2, B1, B2, C1, C2, D1, D2)가 DA 인터페이스(118)를 통해 수신될 수 있다. 여기서 (A1, B1, C1, D1)은 DQ<0:3>에 대응하고, (A2, B2, C2, D2)는 DQ<4:7>에 대응할 수 있다. 데이터(DQ<0:3>), 즉 (A1, B1, C1, D1), 은 1:16으로 반복 복사되어 가상 제A채널 영역(CH0_PCA)의 데이터 버스(CH0_DQ<0:63>)으로 전달될 수 있다. 데이터(DQ<4:7>), 즉 (A2, B2, C2, D2), 는 1:16으로 반복 복사되어 가상 제B채널 영역(CH0_PCB)의 데이터 버스(CH0_DQ<0:63>)으로 전달될 수 있다. 라이트 커맨드(WTA1)에 의해 가상 제A채널 영역(CH0_PCA)으로 라이트되는 데이터(A1, B1, C1, D1)를 WTA1_DATA로 표시했다.
시점 '502'으로부터 라이트 레이턴시(WL) 만큼의 시간이 지난 시점 '305'에 라이트 커맨드(WTB1)에 대응하는 데이터(C1, C2, D1, D2, E1, E2, F1, F2)가 DA 인터페이스(118)를 통해 수신될 수 있다. 데이터(DQ<0:3>), 즉 (C1, D1, E1, F1), 은 1:16으로 반복 복사되어 가상 제A채널 영역(CH0_PCA)의 데이터 버스(CH0_DQ<0:63>)으로 전달될 수 있다. 데이터(DQ<4:7>), 즉 (C2, D2, E2, F2), 는 1:16으로 반복 복사되어 가상 제B채널 영역(CH0_PCB)의 데이터 버스(CH0_DQ<0:63>)으로 전달될 수 있다. 라이트 커맨드(WTB1)에 의해 가상 제A채널 영역(CH0_PCA)으로 라이트되는 데이터(C2, D2, E2, F2)를 WTB1_DATA로 표시했다.
이와 같은 방법으로 라이트 커맨드(WTA2)에 의해 가상 제A채널 영역(CH0_PCA)으로 라이트되는 데이터(WTA2_DATA)는 (E1, F1, G1, H1)가 되고, 라이트 커맨드(WTB2)에 의해 가상 제B채널 영역(CH0_PCB)으로 라이트되는 데이터(WTB2_DATA)는 (G2, H2, I2, J2)가 될 수 있다.
도 5를 참조하면, 데이터 분배 회로(450)가 가상 제A채널 영역(CH0_PCA)으로 전달되는 데이터와 가상 제B채널 영역(CH0_PCB)으로 전달되는 데이터를 다르게 분배하므로, 가상 제A채널 영역(CH0_PCA)에 라이트되는 데이터와 가상 제B채널 영역(CH0_PCB)에 라이트되는 데이터의 패턴을 서로 다르게 할 수 있다는 것을 확인할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
110: 메모리 장치
CH0~CH7: 제1 내지 제8채널 영역들
118: DA 인터페이스
450: 데이터 분배 회로
421: 제1복사 회로 422: 제2복사 회로
430_CH0~430_CH7: 제1선택 회로들
440: 제2선택 회로

Claims (16)

  1. 다수의 데이터 패드;
    제1모드에서 상기 다수의 데이터 패드 중 일부 데이터 패드들로 수신된 데이터는 제1데이터 버스로 분배하고, 상기 다수의 데이터 패드 중 나머지 데이터 패드들로 수신된 데이터는 제2데이터 버스로 분배하는 데이터 분배 회로;
    상기 제1데이터 버스의 데이터가 1:N(N은 2이상의 정수)으로 복사된 데이터를 저장하는 제1채널 영역; 및
    상기 제2데이터 버스의 데이터가 1:N으로 으로 복사된 데이터를 저장하는 제2채널 영역
    을 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    다수의 제어 패드를 포함하고,
    상기 제1채널 영역과 상기 제2채널 영역은 상기 다수의 제어 패드를 통해 수신된 제어 신호들에 의해 제어되는
    메모리 장치.
  3. 제 1항에 있어서,
    상기 데이터 분배 회로는
    제2모드에서 상기 다수의 데이터 패드의 데이터를 상기 제1데이터 버스와 상기 제2데이터 버스로 동일하게 분배하는
    메모리 장치.
  4. 제 1항에 있어서,
    상기 데이터 분배 회로는
    상기 제1모드에서 상기 일부 데이터 패드들로 수신된 데이터를 1:2로 복사해 상기 제1데이터 버스로 분배하고, 상기 나머지 데이터 패드들로 수신된 데이터를 1:2로 복사해 상기 제2데이터 버스로 분배하는
    메모리 장치.
  5. 제 1항에 있어서,
    상기 데이터 분배 회로는
    제3모드에서 상기 일부 데이터 패드들로 수신된 데이터를 그대로 상기 제1데이터 버스로 분배하고 상기 일부 데이터 패드들로 수신된 데이터를 반전해 상기 제1데이터 버스로 더 분배하고, 상기 나머지 데이터 패드들로 수신된 데이터를 그대로 상기 제2데이터 버스로 분배하고 상기 나머지 데이터 패드들로 수신된 데이터를 반전해 상기 제2데이터 버스로 더 분배하는
    메모리 장치.
  6. 제 1항에 있어서,
    상기 데이터 분배 회로는
    제4모드에서 상기 데이터 패드들로 수신된 데이터를 그대로 상기 제1데이터 버스로 분배하고, 상기 데이터 패드들로 수신된 데이터를 반전해 상기 제2데이터 버스로 분배하는
    메모리 장치.
  7. 제 1항에 있어서,
    상기 메모리 장치는 HBM(High Bandwidth Memory)이고,
    상기 다수의 데이터 패드는 DA(Direct Access) 인터페이스에 포함되는
    메모리 장치.
  8. 다수의 데이터 패드를 포함하는 DA(Direct Access) 인터페이스;
    제1모드에서 상기 다수의 데이터 패드 중 일부 데이터 패드들로 수신된 데이터는 제A데이터 버스로 분배하고, 상기 다수의 데이터 패드 중 나머지 데이터 패드들로 수신된 데이터는 제B데이터 버스로 분배하는 데이터 분배 회로; 및
    제1 내지 제M채널 영역들을 포함하고,
    상기 제1 내지 제M채널 영역들 각각은
    상기 제A데이터 버스의 데이터가 1:N(N은 2이상의 정수)으로 복사된 데이터를 저장하는 가상(pseudo) 제A채널 영역; 및
    상기 제B데이터 버스의 데이터가 1:N으로 복사된 데이터를 저장하는 가상 제B채널 영역을 포함하는
    HBM(High Bandwidth Memory) 메모리 장치.
  9. 제 8항에 있어서,
    상기 DA 인터페이스는 다수의 제어 패드를 포함하고,
    상기 제1 내지 제M채널 영역들은 상기 다수의 제어 패드를 통해 수신된 제어 신호들에 의해 제어되는
    HBM 메모리 장치.
  10. 제 8항에 있어서,
    상기 데이터 분배 회로는
    제2모드에서 상기 다수의 데이터 패드의 데이터를 상기 제A데이터 버스와 상기 제B데이터 버스로 동일하게 분배하는
    HBM 메모리 장치.
  11. 제 8항에 있어서,
    상기 데이터 분배 회로는
    상기 제1모드에서 상기 일부 데이터 패드들로 수신된 데이터를 1:2로 복사해 상기 제A데이터 버스로 분배하고, 상기 나머지 데이터 패드들로 수신된 데이터를 1:2로 복사해 상기 제B데이터 버스로 분배하는
    HBM 메모리 장치.
  12. 제 8항에 있어서,
    상기 데이터 분배 회로는
    제3모드에서 상기 일부 데이터 패드들로 수신된 데이터를 그대로 상기 제A데이터 버스로 분배하고 상기 일부 데이터 패드들로 수신된 데이터를 반전해 상기 제A데이터 버스로 더 분배하고, 상기 나머지 데이터 패드들로 수신된 데이터를 그대로 상기 제B데이터 버스로 분배하고 상기 나머지 데이터 패드들로 수신된 데이터를 반전해 상기 제B데이터 버스로 더 분배하는
    HBM 메모리 장치.
  13. 제 8항에 있어서,
    상기 데이터 분배 회로는
    제4모드에서 상기 데이터 패드들로 수신된 데이터를 그대로 상기 제A데이터 버스로 분배하고, 상기 데이터 패드들로 수신된 데이터를 반전해 상기 제B데이터 버스로 분배하는
    HBM 메모리 장치.
  14. 제 8항에 있어서,
    상기 제A데이터 버스의 데이터를 1:N으로 복사해 상기 가상 제A채널 영역으로 전달하기 위한 제1복사 회로; 및
    상기 제B데이터 버스의 데이터를 1:N으로 복사해 상기 가상 제B채널 영역으로 전달하기 위한 제2복사 회로
    를 더 포함하는 HBM 메모리 장치.
  15. 제 8항에 있어서,
    상기 N은 8인
    HBM 메모리 장치.
  16. 제 8항에 있어서,
    베이스 다이; 및
    다수의 코어 다이를 더 포함하고,
    상기 DA 인터페이스 및 상기 데이터 분배 회로는 상기 베이스 다이에 포함되고,
    상기 제1 내지 제M채널 영역들은 상기 다수의 코어 다이들에 포함되는
    HBM 메모리 장치.
KR1020180026779A 2018-03-07 2018-03-07 메모리 장치 KR102518849B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180026779A KR102518849B1 (ko) 2018-03-07 2018-03-07 메모리 장치
US16/152,549 US10593378B2 (en) 2018-03-07 2018-10-05 Memory device
CN201811652922.5A CN110246526B (zh) 2018-03-07 2018-12-29 存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180026779A KR102518849B1 (ko) 2018-03-07 2018-03-07 메모리 장치

Publications (2)

Publication Number Publication Date
KR20190105960A true KR20190105960A (ko) 2019-09-18
KR102518849B1 KR102518849B1 (ko) 2023-04-07

Family

ID=67844082

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180026779A KR102518849B1 (ko) 2018-03-07 2018-03-07 메모리 장치

Country Status (3)

Country Link
US (1) US10593378B2 (ko)
KR (1) KR102518849B1 (ko)
CN (1) CN110246526B (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080120458A1 (en) * 1998-07-27 2008-05-22 Peter Gillingham High bandwidth memory interface
US20150286529A1 (en) * 2014-04-08 2015-10-08 Micron Technology, Inc. Memory device having controller with local memory
US20160357630A1 (en) * 2015-06-05 2016-12-08 Samsung Electronics Co., Ltd. Semiconductor memory device providing analysis and correcting of soft data fail in stacked chips
US20170069369A1 (en) * 2015-09-04 2017-03-09 Samsung Electronics Co., Ltd. Semiconductor memory device for improving signal integrity issue in center pad type of stacked chip structure
US20170076797A1 (en) * 2015-09-11 2017-03-16 Macronix International Co., Ltd. Phase change memory array architecture achieving high write/read speed

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338175A (ja) * 2002-05-20 2003-11-28 Mitsubishi Electric Corp 半導体回路装置
KR100537188B1 (ko) 2004-01-10 2005-12-16 주식회사 하이닉스반도체 뱅크-인터리브의 데이터 압축테스트모드를 갖는 반도체메모리 소자
US7546514B2 (en) * 2005-04-11 2009-06-09 Hewlett-Packard Development Company, L.P. Chip correct and fault isolation in computer memory systems
US7405957B2 (en) * 2005-12-28 2008-07-29 Infineon Technologies Ag Edge pad architecture for semiconductor memory
KR20140141098A (ko) * 2013-05-31 2014-12-10 에스케이하이닉스 주식회사 메모리 및 메모리 시스템
US9645885B2 (en) * 2015-05-14 2017-05-09 Amplidata Nv Hybrid distributed storage system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080120458A1 (en) * 1998-07-27 2008-05-22 Peter Gillingham High bandwidth memory interface
US20150286529A1 (en) * 2014-04-08 2015-10-08 Micron Technology, Inc. Memory device having controller with local memory
US20160357630A1 (en) * 2015-06-05 2016-12-08 Samsung Electronics Co., Ltd. Semiconductor memory device providing analysis and correcting of soft data fail in stacked chips
US20170069369A1 (en) * 2015-09-04 2017-03-09 Samsung Electronics Co., Ltd. Semiconductor memory device for improving signal integrity issue in center pad type of stacked chip structure
US20170076797A1 (en) * 2015-09-11 2017-03-16 Macronix International Co., Ltd. Phase change memory array architecture achieving high write/read speed

Also Published As

Publication number Publication date
CN110246526B (zh) 2022-12-02
KR102518849B1 (ko) 2023-04-07
US10593378B2 (en) 2020-03-17
CN110246526A (zh) 2019-09-17
US20190279690A1 (en) 2019-09-12

Similar Documents

Publication Publication Date Title
US9773569B2 (en) Stack type semiconductor memory and semiconductor system using the same
CN105679748B (zh) 用于在多芯片封装体中测试辅助部件的方法和装置
CN110176259B (zh) 包括彼此间隔开的凸块阵列的存储器和包括其的电子装置
DE102018108702A1 (de) Gestapelte Speichervorrichtung, System mit derselben und verbundenes Verfahren
KR20170060205A (ko) 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템
KR20200053754A (ko) 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR20180006229A (ko) 스택 구조의 반도체 메모리 패키지, 메모리 장치 및 반도체 메모리 시스템
US11947474B2 (en) Multi-mode memory module and memory component
CN110033798B (zh) 集成电路芯片
KR20220162672A (ko) 래치 회로 및 이를 포함하는 반도체 장치
US20090019184A1 (en) Interfacing memory devices
CN113302696A (zh) 具有多通道的高带宽存储器
US11264068B2 (en) Apparatuses and methods for semiconductor devices including clock signal lines
US20070064515A1 (en) Reconfigurable input/output in hierarchical memory link
KR102518849B1 (ko) 메모리 장치
US10678716B2 (en) Memory device and memory system including the same
KR20150048932A (ko) 스택 메모리 장치 및 그 동작 방법
KR20210081036A (ko) 적층형 반도체 장치 및 반도체 시스템
KR20190136581A (ko) 다중-입력 쉬프트 레지스터(misr) 회로를 구비한 반도체 장치
JP2000172524A (ja) 半導体記憶装置
KR20230037859A (ko) 반도체 장치
KR20080079552A (ko) 내부 통신이 가능한 멀티 메모리 칩 및 이를 구비하는시스템
KR20170083820A (ko) 메모리 장치를 포함하는 메모리 시스템
US20230298631A1 (en) Stacked semiconductor device
US10114587B2 (en) Memory device using extra read and write commands

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant