CN110233708A - 一种数据收发速率调整装置及其运行方法 - Google Patents

一种数据收发速率调整装置及其运行方法 Download PDF

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Abstract

本发明为一种数据收发速率调整装置及其运行方法，本装置包括数据缓冲模块、位宽倍增模块和控制器的数据发送速率调整单元，与包括依次连接的比特同步模块、比特提取模块和比特对齐模块的数据接收速率调整单元分别插入发送端或接收端的SerDes与设备内部数据线之间。其运行方法为发送端数据发送速率调整单元将数据按倍增系数倍增，多速率输出，控制器实时调整倍增系数实现输出速率微调；接收端数据接收速率调整单元通过多次采样、比特同步、按电平变化位提取有效数据，实现不同速率的数据接收。本发明实现通信设备传输或接收各种速率的数据；且可对各类速率进行微调，以模拟各类业务传输速率；装置结构简单，便于推广应用。

Description

一种数据收发速率调整装置及其运行方法
技术领域
本发明涉及通信技术领域，具体为一种数据收发速率调整装置及其运行方法。
背景技术
目前通信设备内部数据为并行数据，以降低处理频率，以空间换时间。设备之间通过数据线连接，数据线一般传输的是串行数据，因串行数据抗干扰能力强，传输距离远。故对外远距离传输数据的接口多采用串行接口，串行接口信号线少，线间干扰容易控制，还可以通过不断提高时钟频率来提高传输速率。
通信设备常用的串行接口为SerDes器件(serializer串行器和deserializer并行器的简称)。SerDes器件是一种主流的串行通信部件，其在发送端将多路低速并行信号转换成高速串行信号，通过传输介质(光纤、电缆等)送到接收端，其在接收端将接收的高速串行信号重新转换成低速并行信号。
当前通信设备采用的通信协议多种多样，每种通信协议都定义其协议支持的一系列的接口速率供选择。例如，以太网协议的接口速率包括10Mb/s、100Mb/s、1000Mb/s、1Gb/s、10Gb/s等；SDH(同步数字体系)的接口速率包括155.52Mb/s、622.08Mb/s、2488.32Mb/s等。一台通信设备需要同一个接口实现传输或接收多种速率的数据。现有设备实现多速率的收发主要依赖于SerDes支持多速率的功能。虽然目前SerDes器件可以满足一种或者多种速率数据的收发，但同一个SerDes器件很难实现通信设备所需的各种速率数据的收发。而需要一个接口将数据线上的数据采样转换为设备内能处理的数据。
在通信设备中还存在需要对接口速率进行微小调整的情况，目前也主要是依靠SerDes器件的速率微调功能。但目前SerDes器件的速率微调功能有限，尚不能满足对各类速率进行微调的要求。例如在PWE3(边缘到边缘的伪线仿真)中，分组交换网络需要尽可能真实地模拟TDM(时分复用)等业务的基本行为和特征，如数据内容、传输速率等。分组交换网络只能传输TDM等业务的内容，但无法传递TDM的时钟速率。这需要对分组交换网络到TDM设备传输端接口的速率进行微小调整，才能模拟TDM业务传输速率，但目前的SerDes器件对此无能为力。
故现通信设备需要一种支持多速率且能进行实时速率微调的发送接收装置。
发明内容
本发明的目的是设计一种数据收发速率调整装置及其运行方法，本装置分为数据发送速率调整单元和数据接收速率调整单元，分别插入发送端或接收端的SerDes与设备内部数据线之间，在发送端数据发送速率调整单元通过将数据按照倍增系数进行倍增，实现多速率输出，通过实时调整倍增系数实现输出速率微调；在接收端数据接收速率调整单元通过多次采样、比特同步、按电平变化位提取有效数据和比特对齐实现不同速率的数据接收。
本发明设计的一种数据收发速率调整装置，分为数据发送速率调整单元和数据接收速率调整单元。
数据发送速率调整单元包括数据缓冲模块、位宽倍增模块和控制器，数据发送速率调整单元安装于发送设备的并行数据输出端和发送SerDes接口之间，并行数据输出端连接数据发送速率调整单元的数据缓冲模块，数据缓冲模块的状态信号接入控制器，同时将暂存的并行数据送入位宽倍增模块，控制器根据状态信号将倍增系数控制信号送入位宽倍增模块，位宽倍增模块按控制器给出的倍增系统对并行数据进行倍增，实现速率调整，其输出接入发送SerDes接口，转换成高速串行信号发送。
所述数据接收速率调整单元包括依次连接的比特同步模块、比特提取模块和比特对齐模块。数据接收速率调整单元安装于接收设备的并行数据输入端和接收SerDes接口之间，接收SerDes接口接收的串行数据转换为并行数据接入比特同步模块，对数据多次采样后送入比特提取模块，根据电平变化位提取有效数据，接入比特对齐模块，将提取的有效数据合并对齐恢复成并行数据，送入接收设备内的并行数据输入端。
本发明设计的一种数据收发速率调整装置的运行方法，分为数据发送速率调整的发送方法和数据接收速率调整接收方法。
数据发送速率调整的发送方法采用本发明的数据发送速率调整单元进行，主要步骤如下：
步骤Ⅰ、数据暂存
发送设备的并行数据输出端将并行数据送入数据缓冲模块暂存，数据缓冲模块实时监测自身暂存数据量与其最大存储容量的比值，此即为存储状态信息，该状态信息实时传送给控制器；
步骤Ⅱ、位宽倍增
位宽倍增模块根据发送设备当前状态确定读取数据缓冲模块中暂存的数据的方式，每次读取4～64比特，将读取的每一比特位按照控制器实时给出的倍增系数扩展倍增，并按发送SerDes接口的并行数据位宽对得到的比特流进行调整，拆分或合并对齐成符合发送SerDes接口的并行数据位宽的比特流。输出到本装置连接的发送SerDes接口，转换成高速串行信号发送。
根据发送设备当前状态，位宽倍增模块确定读取数据缓冲模块中暂存的数据的方式如下：
Ⅱ-1、发送设备开始向对端传送数据，位宽倍增模块检测到数据缓冲模块中暂存的数据，开始读取；
Ⅱ-2、发送设备停止向对端传送数据，位宽倍增模块随之停止数据的读取；
Ⅱ-3、位宽倍增模块根据自身的处理能力、在达到满负荷时，暂停进行数据缓冲模块中暂存的数据的读取：待其检测到本模块具有读取和处理能力即重新开始读取数据。
步骤Ⅲ、倍增系数调整
控制器按发送设备内部并行数据速率VB和发送SerDes接口串行数据速率VC求得N,VC＞VB，VC/VB四舍五入所整数为N；根据位宽倍增模块的状态，不断地实时调整倍增系数为N或N±1,并将当前的倍增系数实时传输到位宽倍增模块，使倍增后比特流的速率等于发送SerDes接口的速率。
本装置将发送设备内部的并行数据输出速率调整到预定的速率，实现速率自适应。
所述步骤Ⅰ中控制器在线获取数据缓冲模块内暂存数据与其最大存储容量间的比值，为避免数据缓冲模块内暂存数据变空或溢出，导致滑码等情况，暂存数据需始终保持一定数量。当暂存数据与其最大存储容量间的比值小于或等于P，说明暂存的数据相对较少，数据缓冲模块数据接收速率小于位宽倍增模块的读取速率，控制器加大倍增系数，降低位宽倍增模块的读取速率。当该比值大于或等于(1-P)，说明数据缓冲模块暂存的数据相对较多，数据接收速率大于位宽倍增模块的读取速率，控制器减小倍增系数，提高位宽倍增模块的读取速率。所述P的值根据实际情况调整，10％≤P≤30％，最终实现速率自适应。
控制器根据情况灵活调整倍增系数，发送设备并行数据传输速率与发送SerDes接口的串行速率相符。
数据接收速率调整的接收方法采用本发明的数据接收速率调整单元进行，主要步骤如下：
步骤ⅰ、比特同步
当发送设备发送的比特流传输速率VS等于接收设备的接收SerDes接口速率VR，则无需数据接收速率调整单元的进行步骤ⅰ比特同步和步骤ⅱ比特提取，直接进入步骤ⅲ；
当发送设备发送的比特流传输速率VS小于接收设备的接收SerDes接口速率VR，接收SerDes接口对接收的对端发送的比特流每比特采样M次或M±1次，VR/VS四舍五入所得整数为M。接收SerDes接口对接收比特流中70％以上的比特被采样M次，仅少数比特被采样M±1次，接收SerDes接口的采样所得比特流送入数据接收速率调整单元的比特同步模块，比特同步模块将接收的比特流提供给比特提取模块。
本发明不适用发送设备发送的比特流传输速率VS大于接收设备的接收SerDes接口速率VR的情况。
步骤ⅱ、比特提取
根据比特流中的电平变化位，从采样所得的比特流中提取有效数据。去除冗余重复的数据，也滤除数据抖动等因素造成的数据重复次数不一致。
根据二进制比特数据0、1电平的变化位，实时确定有效数据位数，当前后相接的两个电平变化位之间的相同电平的比特数S等于M或M±1，说明二者间为同一位有效数据；若二者之间的相同电平的比特数S大于M+1，则计算S/M或(S±1)/M，所得结果n为相同电平的S个比特对应的有效数据位数，提取两个电平变化位之间n个比特数据为n位有效数据。
因高速串行数据中连续为相同电平(0或1)的位数小于或等于4，即n≤4，且采样时只有少量比特被采样M±1次，也就是在连续多个相同电平中只可能有少量电平是对应被采样M+1次或者M-1次的数据。故按以上算法即可得到为相同电平的S个比特对应的有效数据位数。
步骤ⅲ、比特对齐
将步骤ⅱ依次提取出的有效数据按设备内并行数据位宽拆分或合并，对齐成符合设备内并行数据输入端格式要求的并行数据，输出至设备内并行数据输入端。
当提取出来的有效数据位宽小于设备内并行数据位宽时，本次提取的有效数据保存，第二次提取的有效数据拆分出的部分与之合并，得到与设备内并行数据位宽相同的并行数据；第二次提取的有效数据拆分后剩余部分再与第三次提取的有效数据拆分出的部分数据合并，以此类推。
当提取出来的有效数据位宽大于设备内并行数据位宽时，本次提取的比特数据拆分出与设备内并行数据位宽相同的部分比特数据，剩余部分再与第二次提取的比特数据拆分出的部分比特数据合并，得到与设备内并行数据位宽相同的并行数据；以此类推。
与现有技术相比，本发明一种数据收发速率调整装置及其运行方法的优点为：1、能将设备内的并行数据速率转换为与其SerDes接口相同的速率，或者将数据线上的传输的数据采样转换为符合设备内并行数据输入端要求的数据；实现通信设备传输或接收各种速率的数据；2、满足对各类速率进行微调的要求，以模拟各类业务传输速率；3、装置结构简单，连接于设备内部数据端口与SerDes接口之间，无需对通信设备改动，安装简易，便于推广应用。
附图说明
图1为本数据收发速率调整装置实施例的数据发送速率调整单元结构示意图；
图2为本数据收发速率调整装置实施例的数据接收速率调整单元结构示意图。
具体实施方式
数据收发速率调整装置实施例
本数据收发速率调整装置实施例，分为数据发送速率调整单元和数据接收速率调整单元。
如图1所示，图中空心宽箭头表示比特流，实线箭头表示电信号。本例数据发送速率调整单元包括数据缓冲模块、位宽倍增模块和控制器，数据发送速率调整单元安装于发送设备的并行数据输出端和发送SerDes接口之间，并行数据输出端连接数据发送速率调整单元的数据缓冲模块，数据缓冲模块的状态信号接入控制器，同时将暂存的并行数据送入位宽倍增模块，控制器根据状态信号将倍增系数控制信号送入位宽倍增模块，位宽倍增模块按控制器给出的倍增系统对并行数据进行倍增，实现速率调整，其输出接入发送SerDes接口，转换成高速串行信号发送。本例发送速率为155.52Mb/s。
本例数据接收速率调整单元如图2所示，图中空心宽箭头表示比特流。包括依次连接的比特同步模块、比特提取模块和比特对齐模块。数据接收速率调整单元安装于接收设备的并行数据输入端和接收SerDes接口之间，接收SerDes接口接收的串行数据和转换为并行数据，本例接收速率为622.08Mb/s。SerDes接口接入比特同步模块，对数据多次采样后送入比特提取模块，根据数据起始位提取有效数据，接入比特对齐模块，将提取的有效数据合并对齐恢复成并行数据，送入接收设备内的并行数据输入端。
数据收发速率调整装置的运行方法实施例
本数据收发速率调整装置的运行方法实施例分为数据发送速率调整的发送方法和数据接收速率调整接收方法。
本例数据发送速率调整的发送方法采用上述数据收发速率调整装置实施例的数据发送速率调整单元进行，主要步骤如下：
步骤Ⅰ、数据暂存
发送设备的并行数据输出端将并行数据送入数据缓冲模块暂存，数据缓冲模块实时监测自身暂存数据量与其最大存储容量的比值，此即为存储状态信息，该状态信息实时传送给控制器；若位宽倍增模块能够立即处理，位宽倍增模块将立即读取数据缓冲模块内的数据，或者说数据缓冲模块立即将数据发送到位宽倍增模块；若位宽倍增模块不能够对数据立即处理，则数据缓冲模块将接收的并行数据放入存储器中暂存。
步骤Ⅱ、位宽倍增
位宽倍增模块根据发送设备当前状态确定读取数据缓冲模块中暂存的数据的方式，本例每次读取4比特。如表1所示，其中左侧第一列的数字表示位宽倍增模块读取的次数。
表1位宽倍增模块两次读取的比特流示例表
Bit1 Bit2 Bit3 Bit4
① 1 1 0 1
② 0 0 0 1
位宽倍增模块按照控制器实时给出的倍增系数将读取的每一比特位扩展倍增。控制器实时调整倍增系数，各比特位的倍增系数可能相同或不同。因倍增系数的改变，每个比特位扩展倍增后的位数不一定相同。
本例倍增系数为4或3或5。位宽倍增模块对两次读取的比特流倍增情况如表2所示，其中左侧第一列数字表示位宽倍增模块读取的次数。表中可见，第一次读取的原Bit1的“1”经4倍增扩展为4个Bit“1111”,第一次读取的原Bit2的“1”经3倍增扩展为3个Bit“111”。第一次读取的4个比特数据“1101”倍增成15比特数据，第二次读取的4个比特数据“1101”倍增成16比特数据。
表2位宽倍增模块对两次读取的比特流倍增情况示例表
本例发送SerDes接口的并行数据位宽为8，位宽倍增模块将得到的比特流进行调整，拆分或合并对齐成为8位宽的比特流。如表3所示，其中左侧第一列数字表示发送SerDes接口转换成高速串行信号发送的顺序。
位宽倍增模块先将对应于第一次读取的连续15比特数据拆分出8比特与设备对外的发送SerDes接口的数据位宽相符，如表3的行⑴，15比特中剩余的7比特则加上由对应于第二次读取的连续16比特数据中拆分出的1比特，使数据对齐为8比特，如表3的行⑵。以此类推，将倍增后的数据流调整成8比特位宽的数据流，各轮空缺的数据由下一轮数据拆分补齐对齐。
表3位宽倍增模块按发送接口位宽调整的比特流示例表
bit1 bit2 bit3 bit4 bit5 bit6 bit7 bit8
⑴ 1 1 1 1 1 1 1 0
⑵ 0 0 0 0 0 0 0 0
⑶ 0 0 0 0 0 0 0 0
⑷ 0 0 0 1 1 1 1
根据设备当前状态，位宽倍增模块确定读取数据缓冲模块中暂存的数据的方式如下：
Ⅱ-1、发送设备开始向对端传送数据，位宽倍增模块检测到数据缓冲模块中暂存的数据，开始读取；
Ⅱ-2、发送设备停止向对端传送数据，位宽倍增模块随之停止数据的读取；
Ⅱ-3、位宽倍增模块根据自身的处理能力、在达到满负荷时，暂停进行数据缓冲模块中暂存的数据的读取：待其检测到本模块具有读取和处理能力时，即重新开始读取数据。
步骤Ⅲ、倍增系数调整
控制器实时调整倍增系数。本例发送设备内部并行数据传送速率VB＝155.52Mb/s，发送SerDes接口串行数据速率VC＝622.08Mb/s，VC/VB四舍五入得到N＝4；本例控制器根据位宽倍增模块的状态，实时调整倍增系数为3、4或5,控制器将当前的倍增系数实时传输到位宽倍增模块，使倍增后比特流的速率等于发送SerDes接口的速率。
控制器在线获取数据缓冲模块内暂存数据与其最大存储容量间的比值，为避免数据缓冲模块内暂存数据变空或溢出，导致滑码等情况，暂存数据需始终保持一定数量，此数量在实际应用中调节。本例取暂存数据与其最大存储容量间的比值小于或等于25％，控制器加大倍增系数，降低位宽倍增模块的读取速率。取该比值大于或等于75％，控制器减小倍增系数，提高位宽倍增模块的读取速率。最终实现速率自适应。
控制器根据情况灵活调整倍增系数，发送设备并行数据传输速率与发送SerDes接口的串行速率相符。
本例数据接收速率调整的接收方法采用上述数据收发速率调整装置实施例的数据接收速率调整单元进行，主要步骤如下：
步骤ⅰ、比特同步
当发送设备发送的比特流传输速率VS等于接收设备的接收SerDes接口速率VR，则无需数据接收速率调整单元的进行步骤ⅰ比特同步和步骤ⅱ比特提取，直接进入步骤ⅲ；
本例发送设备发送的比特流传输速率VS＝155.52Mb/s，本例发送设备发送的比特流为连续数据流，如表4所示，
表4发送设备发送的比特流示意表
d1 d2 d3 d4 d5 d6 d7 d8 d9 d10 d11 d12 d13
1 0 0 0 0 1 0 0 0 1 1 1 0
本例接收设备的接收SerDes接口接收数据比特流速率VR＝622.08Mb/s，本例取VR/VS，四舍五入所得的整数为M＝4。接收SerDes接口对接收比特流的每个比特采样4、3或5次。
本例接收SerDes接口的位宽为16，对接收比特流的采样后的所得数据如表5所示，表5的最左一列的数字表示比特流顺序。
表5接收SerDes接口采样后的所得比特流示例表
由表5可以看到接收SerDes接口对接收数据d1～d12的采样次数，75％的数据被采样4次；由于抖动等原因，仅d3、d8的数据被采样3次，d11被采样5次，在d1～d12中被采样3或5次的仅占25％。
接收SerDes接口的采样所得比特流送入数据接收速率调整单元的比特同步模块，比特同步模块将接收的比特流提供给比特提取模块。
步骤ⅱ、比特提取
根据比特流中的电平变化位，从采样所得的比特流中提取有效数据。去除冗余重复的数据，也滤除数据抖动等因素造成的数据重复次数不一致。
如表6所示，表6中最左一列的数字表示比特流顺序，其中加粗斜体处为电平变化位。根据二进制比特数据0、1电平的变化位，实时确定所得比特流的有效数据。
表6所得比特流中的电平变化位示例表
一 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0
二 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0
三 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0
当根据电平确认的前后相接的两个电平变化位之间的相同电平的比特数若等于3、4或5，说明二者间为一位数据，提取该比特数据为一位有效数据；如表6中第二行第4列和第8列之间为S＝4，二者间为一位数据“1”。若二者之间的相同电平的比特数S大于5，n＝S/M或者n＝(S±1)/M，本例即n＝S/4或者n＝(S±1)/4。提取n个此电平作为n位有效数据。如第一行第5列和第二行第4列之间为15位相同的低电平“0”，S＝15,那么n＝(15+1)/4＝4，故二者间为4位有效数据，其中三位数据有4个相同采样值，还有一位数据为3位采样值，提取4个“0”为4位有效数字“0000”；再如，第三行第2列和第15列之间S＝13,那么n＝(13-1)/4＝3，故二者间为3位有效数据，其中两位数据有4个相同采样值，还有一位数据为5位采样值，提取3位有效数字为“111”；按此有效数据的提取如表7所示，其中带*符号的为提取的有效数字。
表7所得比特流中提取有效数据示例表
一 1 1* 1 1 0 0* 0 0 0 0* 0 0 0 0* 0 0
二 0 0* 0 1 1*1 1 1 0 0* 0 0 0 0* 0 0 0
三 0* 1 1* 1 1 1 1* 1 1 1 1 1* 1 1 0 0*
表7所示三行内提取的有效数据为“1000010001110”。
步骤ⅲ、比特对齐
将步骤ⅱ每次提取出的有效数据按接收设备内并行数据位宽拆分或合并，对齐成符合设备内并行数据输入端格式要求的并行数据，输出至设备内并行数据输入端。
本例接收设备内并行数据位宽为4，对齐后的并行数据如表8所示，表8中最左一列的数字表示并行数据的顺序。
表8比特对齐的并行数据示例表
㈠ 1 0 0 0
㈡ 0 1 0 0
㈢ 0 1 1 1
㈣ 0
当提取出来的数据位宽小于设备内并行数据位宽时，本次提取的比特数据保存，第二次提取的比特数据拆分出的部分比特数据与之合并，得到与设备内并行数据位宽相同的并行数据；第二次提取的比特数据拆分后剩余部分再与第三次提取的比特数据拆分出的部分比特数据合并，以此类推；
当提取出来的数据位宽大于设备内并行数据位宽时，本次提取的比特数据拆分出与设备内并行数据位宽相同的部分比特数据，剩余部分再与第二次提取的比特数据拆分出的部分比特数据合并，得到与设备内并行数据位宽相同的并行数据；以此类推。
上述实施例，仅为对本发明的目的、技术方案和有益效果进一步详细说明的具体个例，本发明并非限定于此。凡在本发明的公开的范围之内所做的任何修改、等同替换、改进等，均包含在本发明的保护范围之内。

Claims (7)

1.一种数据收发速率调整装置，分为数据发送速率调整单元和数据接收速率调整单元；其特征在于：
所述数据发送速率调整单元包括数据缓冲模块、位宽倍增模块和控制器，数据发送速率调整单元安装于发送设备的并行数据输出端和发送SerDes接口之间，并行数据输出端连接数据发送速率调整单元的数据缓冲模块，数据缓冲模块的状态信号接入控制器，同时将暂存的并行数据送入位宽倍增模块，控制器根据状态信号将倍增系数控制信号送入位宽倍增模块，位宽倍增模块按控制器给出的倍增系统对并行数据进行倍增，实现速率调整，其输出接入发送SerDes接口，转换成高速串行信号发送；
所述数据接收速率调整单元包括依次连接的比特同步模块、比特提取模块和比特对齐模块；数据接收速率调整单元安装于接收设备的并行数据输入端和接收SerDes接口之间，接收SerDes接口接收的串行数据转换为并行数据接入比特同步模块，对数据多次采样后送入比特提取模块，根据数据起始位提取有效数据，接入比特对齐模块，将提取的有效数据合并对齐恢复成并行数据，送入接收设备内的并行数据输入端。
2.一种数据收发速率调整装置的运行方法，采用权利要求1所述的速率调整装置，分为数据发送速率调整的发送方法和数据接收速率调整接收方法；
所述数据发送速率调整的发送方法采用权利要求1所述的数据发送速率调整单元进行，主要步骤如下：
步骤Ⅰ、数据暂存
发送设备的并行数据输出端将并行数据送入数据缓冲模块暂存，数据缓冲模块实时监测自身暂存数据量与其最大存储容量的比值，此即为存储状态信息，该状态信息实时传送给控制器；
步骤Ⅱ、位宽倍增
位宽倍增模块根据发送设备当前状态确定读取数据缓冲模块中暂存的数据的方式，每次读取4～64比特，将读取的每一比特位按照控制器实时给出的倍增系数扩展倍增，并按发送SerDes接口的并行数据位宽对得到的比特流进行调整，拆分或合并对齐成符合发送SerDes接口的并行数据位宽的比特流，输出到本装置连接的发送SerDes接口，转换成高速串行信号发送；
步骤Ⅲ、倍增系数调整
控制器按发送设备内部并行数据速率VB和发送SerDes接口串行数据速率VC求得N,VC＞VB，VC/VB四舍五入所得整数为N；根据位宽倍增模块的状态，不断地实时调整倍增系数为N或N±1,并将当前的倍增系数实时传输到位宽倍增模块，使倍增后比特流的速率等于发送SerDes接口的速率；
数据接收速率调整的接收方法采用权利要求1所述的数据接收速率调整单元进行，主要步骤如下：
步骤ⅰ、比特同步
当发送设备发送的比特流传输速率VS等于接收设备的接收SerDes接口速率VR，则无需数据接收速率调整单元的进行步骤ⅰ比特同步和步骤ⅱ比特提取，直接进入步骤ⅲ；
当发送设备发送的比特流传输速率VS小于接收设备的接收SerDes接口速率VR，接收SerDes接口对接收的对端发送的比特流每比特采样M次或M±1次，VR/VS四舍五入所得整数为M；接收SerDes接口对接收比特流中70％以上的比特采样M次，少数比特被采样M±1次，接收SerDes接口的采样所得比特流送入数据接收速率调整单元的比特同步模块，比特同步模块将接收的比特流提供给比特提取模块；
步骤ⅱ、比特提取
根据比特流中的电平变化位，从采样所得的比特流中提取有效数据；
根据二进制比特数据0、1电平的变化位，实时确定有效数据位数，当前后相接的两个电平变化位之间的相同电平的比特数S等于M或M±1，说明二者间为同一位有效数据；当前后相接的两个电平变化位之间的相同电平的比特数S大于M+1，则计算S/M或(S±1)/M，所得结果n为相同电平的S个比特对应的有效数据位数，提取两个电平变化位之间n个比特数据为n位有效数据；
步骤ⅲ、比特对齐
将步骤ⅱ依次提取出的有效数据按设备内并行数据位宽拆分或合并，对齐成符合设备内并行数据输入端格式要求的并行数据，输出至设备内并行数据输入端。
3.根据权利要求2所述的数据收发速率调整装置的运行方法，其特征在于：
所述步骤Ⅰ中控制器在线获取数据缓冲模块内暂存数据与其最大存储容量间的比值，当暂存数据与其最大存储容量间的比值小于或等于P，控制器加大倍增系数，降低位宽倍增模块的读取速率；当该比值大于或等于(1-P)，控制器减小倍增系数，提高位宽倍增模块的读取速率，所述P的值根据实际情况调整，10％≤P≤30％。
4.根据权利要求2所述的数据收发速率调整装置的运行方法，其特征在于根据发送设备当前状态，位宽倍增模块确定读取数据缓冲模块中暂存的数据的方式如下：
Ⅱ-1、发送设备开始向对端传送数据，位宽倍增模块检测到数据缓冲模块中暂存的数据，开始读取；
Ⅱ-2、发送设备停止向对端传送数据，位宽倍增模块随之停止数据的读取；
Ⅱ-3、位宽倍增模块根据自身的处理能力、在达到满负荷时，暂停进行数据缓冲模块中暂存的数据的读取：待其检测到本模块具有读取和处理能力时，重新开始读取数据。
5.根据权利要求2所述的数据收发速率调整装置的运行方法，其特征在于；
所述步骤ⅰ比特同步中，接收SerDes接口对接收比特流中70％以上的比特采样M次，少量比特被采样M±1次。
6.根据权利要求2所述的数据收发速率调整装置的运行方法，其特征在于；
所述步骤Ⅱ位宽倍增后发送SerDes接口发送的高速串行数据中连续为相同电平的位数小于或等于4，即n≤4。
7.根据权利要求2所述的数据收发速率调整装置的运行方法，其特征在于；
所述步骤ⅲ的比特对齐，当提取出来的数据位宽小于设备内并行数据位宽时，本次提取的比特数据保存，第二次提取的比特数据拆分出的部分比特数据与之合并，得到与设备内并行数据位宽相同的并行数据；第二次提取的比特数据拆分后剩余部分再与第三次提取的比特数据拆分出的部分比特数据合并，以此类推；
当提取出来的数据位宽大于设备内并行数据位宽时，本次提取的比特数据拆分出与设备内并行数据位宽相同的部分比特数据，剩余部分再与第二次提取的比特数据拆分出的部分比特数据合并，得到与设备内并行数据位宽相同的并行数据；以此类推。
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