CN110223620A - 驱动控制方法、组件及显示装置 - Google Patents

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CN110223620A CN201810172362.7A CN201810172362A CN110223620A CN 110223620 A CN110223620 A CN 110223620A CN 201810172362 A CN201810172362 A CN 201810172362A CN 110223620 A CN110223620 A CN 110223620A
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Abstract

本申请公开了一种驱动控制方法、组件及显示装置，属于面板制造领域。所述方法应用于时序控制器，所述方法包括：生成点对点配置指令，点对点配置指令中的数据主体包括：n个配置数据，n≥2；通过第一信号线向第一源极驱动芯片发送点对点配置指令，第一源极驱动芯片为多个驱动芯片中的任意一个；通过第一信号线接收第一源极驱动芯片根据点对点配置指令发送的配置响应指令，配置响应指令中的数据主体包括：n个配置数据中每个配置数据的配置响应数据。本申请解决了第一信号线的传输效率与利用率较低的问题，提高了第一信号线的传输效率与利用率。本申请用于显示面板的信号驱动控制。

Description

驱动控制方法、组件及显示装置
技术领域
本申请涉及面板制造领域，特别涉及驱动控制方法、组件及显示装置。
背景技术
显示装置一般可以包括显示面板以及用于驱动该显示面板的面板驱动电路，该驱动电路可以包括时序控制器(英文：timer controller；简称：TCON)和源极驱动电路，源极驱动电路包括多个源极驱动(英文：source driver)芯片。
在面板驱动电路中，通常包括两种信号线，该两种信号线包括：第一信号线和第二信号线，第一信号线的信号传输速率小于第二信号线，该第一信号线可称为低速信号线，通常用于传输配置指令，第二信号线可称为高速信号线，通常用于传输高速差分信号。在面板驱动过程中，一般采用点对点的高速信号传输技术来进行信号传输，其特点是在时序控制器和源极驱动芯片之间建立一对一的第二信号线，以传输高速差分信号。另外，时序控制器还设置有额外的一根第一信号线，多个源极驱动芯片并联，且都连接到第一信号线上，该第一信号线用于传输配置指令，以配合第二信号线进行高速差分信号的传输。
但是，上述第一信号线的传输效率较低，第一信号线的利用率较低。
发明内容
本申请提供了一种驱动控制方法、组件及显示装置，能够解决第一信号线的传输效率较低，第一信号线的利用率较低的问题。所述技术方案如下：
第一方面，提供了一种驱动控制方法，应用于时序控制器，所述时序控制器通过一第一信号线与并联的多个源极驱动芯片连接，所述方法包括：
生成点对点配置指令，所述点对点配置指令中的数据主体包括：n个配置数据，n≥2；
通过所述第一信号线向第一源极驱动芯片发送所述点对点配置指令，所述第一源极驱动芯片为所述多个驱动芯片中的任意一个；
通过所述第一信号线接收所述第一源极驱动芯片根据所述点对点配置指令发送的配置响应指令，所述配置响应指令中的数据主体包括：所述n个配置数据中每个配置数据的配置响应数据。
可选的，所述点对点配置指令中的数据主体包括：所述n个配置数据的地址、第一指示位和数据部分，
所述第一指示位用于指示所述n个配置数据的地址是否连续，所述数据部分携带所述n个配置数据。
可选的，所述点对点配置指令中的数据主体还包括第二指示位，所述第二指示位用于指示所述点对点配置指令中配置数据的个数。
可选的，所述点对点配置指令中的数据主体包括至少五个字节，所述第一指示位包括：所述至少五个字节中第三个字节中的第五个比特位，所述第二指示位包括：所述第三个字节中的第六个至第八个比特位。
可选的，所述时序控制器通过多个第二信号线分别与所述多个源极驱动芯片一一对应连接，且所述时序控制器与所述第一源极驱动芯片通过所述多个第二信号线中的目标第二信号线连接，在所述生成点对点配置指令之前，所述方法还包括：
通过所述目标第二信号线向所述第一源极驱动芯片发送开始指令，所述开始指令用于指示所述点对点配置指令中的数据主体所携带的配置数据的最大个数。
可选的，所述开始指令包括至少七个字节，所述至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种所述最大个数。
可选的，所述点对点配置指令和所述配置响应指令中的每个指令均包括：依次排列的前导码、起始标识、数据主体和结束标识，
所述前导码包括：连续的至少八个比特周期的第一信号，每个所述比特周期为两微秒；所述起始标识包括：连续的至少两个所述比特周期的第二信号；所述结束标识包括：连续的至少两个所述比特周期的第三信号；
所述第一信号、所述第二信号、所述n个配置数据及其配置响应数据均采用曼彻斯特编码得到，且所述第一信号的电平跳变由低到高，所述第二信号的电平跳变由低到高，所述第三信号的电平跳变由高到低。
第二方面，提供了一种驱动控制方法，应用于第一源极驱动芯片，所述第一源极驱动芯片是多个源极驱动芯片中的任意一个，所述多个源极驱动芯片并联，且通过一第一信号线与时序控制器连接，所述方法包括：
接收所述时序控制器通过所述第一信号线发送的点对点配置指令，所述点对点配置指令中的数据主体包括：第一源极驱动芯片的n个配置数据，n≥2；
根据所述点对点配置指令通过所述第一信号线向所述时序控制器发送配置响应指令，所述配置响应指令中的数据主体包括：所述n个配置数据中每个配置数据的配置响应数据。
可选的，所述点对点配置指令中的数据主体包括：所述n个配置数据的地址、第一指示位和数据部分，在所述根据所述点对点配置指令通过所述第一信号线向所述时序控制器发送配置响应指令之前，所述方法还包括：
获取所述第一指示位的值，所述第一指示位用于指示所述n个配置数据的地址是否连续，所述数据部分携带所述n个配置数据；
根据所述第一指示位的值获取所述n个配置数据的地址中的目标地址，其中，当所述第一指示位用于指示所述n个配置数据的地址连续时，所述目标地址包括：所述n个配置数据中的第一个配置数据的地址和最后一个配置数据的地址；当所述第一指示位用于指示所述n个配置数据的地址不连续时，所述目标地址包括：所述n个配置数据中的每个配置数据的地址；
根据参考信息获取所述数据部分携带的所述n个配置数据，所述参考信息包括所述目标地址。
可选的，所述点对点配置指令中的数据主体还包括第二指示位，在所述根据参考信息获取所述数据部分携带的所述n个配置数据之前，所述方法还包括：
获取所述第二指示位的值，所述第二指示位用于指示所述点对点配置指令中配置数据的个数；
根据所述第二指示位的值确定所述个数，所述参考信息还包括所述个数。
可选的，所述点对点配置指令包括至少五个字节，
所述第一指示位包括：所述至少五个字节中第三个字节中的第五个比特位，所述第二指示位包括：所述至少五个字节中第三个字节中的第六个至第八个比特位。
可选的，所述时序控制器通过多个第二信号线分别与所述多个源极驱动芯片一一对应连接，且所述时序控制器与所述第一源极驱动芯片通过所述多个第二信号线中的目标第二信号线连接，
在所述根据所述点对点配置指令通过所述第一信号线向所述时序控制器发送配置响应指令之前，所述方法还包括：
接收所述时序控制器通过所述目标第二信号线发送的开始指令，所述开始指令用于指示所述点对点配置指令中的数据主体所携带的配置数据的最大个数。
可选的，所述开始指令包括至少七个字节，所述至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种所述最大个数。
可选的，所述点对点配置指令和所述配置响应指令中的每个指令均包括：依次排列的前导码、起始标识、数据主体和结束标识，
所述前导码包括：连续的至少八个比特周期的第一信号，每个所述比特周期为两微秒；所述起始标识包括：连续的至少两个所述比特周期的第二信号；所述结束标识均包括：连续的至少两个所述比特周期的第三信号；
所述第一信号、所述第二信号、所述n个配置数据及其配置响应数据均采用曼彻斯特编码得到，且所述第一信号的电平跳变由低到高，所述第二信号的电平跳变由低到高，所述第三信号的电平跳变由高到低。
第三方面，提供了一种驱动控制组件，应用于时序控制器，所述时序控制器通过一第一信号线与并联的多个源极驱动芯片连接，所述驱动控制组件包括：
生成模块，用于生成点对点配置指令，所述点对点配置指令中的数据主体包括：n个配置数据，n≥2；
第一发送模块，用于通过所述第一信号线向第一源极驱动芯片发送所述点对点配置指令，所述第一源极驱动芯片为所述多个驱动芯片中的任意一个；
接收模块，用于通过所述第一信号线接收所述第一源极驱动芯片根据所述点对点配置指令发送的配置响应指令，所述配置响应指令中的数据主体包括：所述n个配置数据中每个配置数据的配置响应数据。
可选的，所述点对点配置指令中的数据主体包括：所述n个配置数据的地址、第一指示位和数据部分，
所述第一指示位用于指示所述n个配置数据的地址是否连续，所述数据部分携带所述n个配置数据。
可选的，所述点对点配置指令中的数据主体还包括第二指示位，所述第二指示位用于指示所述点对点配置指令中配置数据的个数。
可选的，所述点对点配置指令中的数据主体包括至少五个字节，所述第一指示位包括：所述至少五个字节中第三个字节中的第五个比特位，所述第二指示位包括：所述第三个字节中的第六个至第八个比特位。
可选的，所述时序控制器通过多个第二信号线分别与所述多个源极驱动芯片一一对应连接，且所述时序控制器与所述第一源极驱动芯片通过所述多个第二信号线中的目标第二信号线连接，所述驱动控制组件还包括：
第二发送模块，用于通过所述目标第二信号线向所述第一源极驱动芯片发送开始指令，所述开始指令用于指示所述点对点配置指令中的数据主体所携带的配置数据的最大个数。
可选的，所述开始指令包括至少七个字节，所述至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种所述最大个数。
可选的，所述点对点配置指令和所述配置响应指令中的每个指令均包括：依次排列的前导码、起始标识、数据主体和结束标识，
所述前导码包括：连续的至少八个比特周期的第一信号，每个所述比特周期为两微秒；所述起始标识包括：连续的至少两个所述比特周期的第二信号；所述结束标识包括：连续的至少两个所述比特周期的第三信号；
所述第一信号、所述第二信号、所述n个配置数据及其配置响应数据均采用曼彻斯特编码得到，且所述第一信号的电平跳变由低到高，所述第二信号的电平跳变由低到高，所述第三信号的电平跳变由高到低。
第四方面，提供了一种驱动控制组件，应用于第一源极驱动芯片，所述第一源极驱动芯片是多个源极驱动芯片中的任意一个，所述多个源极驱动芯片并联，且通过一第一信号线与时序控制器连接，所述驱动控制组件包括：
第一接收模块，用于接收所述时序控制器通过所述第一信号线发送的点对点配置指令，所述点对点配置指令中的数据主体包括：第一源极驱动芯片的n个配置数据，n≥2；
发送模块，用于根据所述点对点配置指令通过所述第一信号线向所述时序控制器发送配置响应指令，所述配置响应指令中的数据主体包括：所述n个配置数据中每个配置数据的配置响应数据。
可选的，所述点对点配置指令中的数据主体包括：所述n个配置数据的地址、第一指示位和数据部分，所述驱动控制组件还包括：
第一获取模块，用于获取所述第一指示位的值，所述第一指示位用于指示所述n个配置数据的地址是否连续，所述数据部分携带所述n个配置数据；
第二获取模块，用于根据所述第一指示位的值获取所述n个配置数据的地址中的目标地址，其中，当所述第一指示位用于指示所述n个配置数据的地址连续时，所述目标地址包括：所述n个配置数据中的第一个配置数据的地址和最后一个配置数据的地址；当所述第一指示位用于指示所述n个配置数据的地址不连续时，所述目标地址包括：所述n个配置数据中的每个配置数据的地址；
第三获取模块，用于根据参考信息获取所述数据部分携带的所述n个配置数据，所述参考信息包括所述目标地址。
可选的，所述点对点配置指令中的数据主体还包括第二指示位，所述驱动控制组件还包括：
第四获取模块，用于获取所述第二指示位，所述第二指示位用于指示所述点对点配置指令中配置数据的个数；
确定模块，用于根据所述第二指示位的值确定所述个数，所述参考信息还包括所述个数。
可选的，所述点对点配置指令包括至少五个字节，
所述第一指示位包括：所述至少五个字节中第三个字节中的第五个比特位，所述第二指示位包括：所述至少五个字节中第三个字节中的第六个至第八个比特位。
可选的，所述时序控制器通过多个第二信号线分别与所述多个源极驱动芯片一一对应连接，且所述时序控制器与所述第一源极驱动芯片通过所述多个第二信号线中的目标第二信号线连接，所述驱动控制组件还包括：
第二接收模块，用于接收所述时序控制器通过所述目标第二信号线发送的开始指令，所述开始指令用于指示所述点对点配置指令中的数据主体所携带的配置数据的最大个数。
可选的，所述开始指令包括至少七个字节，所述至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种所述最大个数。
可选的，所述点对点配置指令和所述配置响应指令中的每个指令均包括：依次排列的前导码、起始标识、数据主体和结束标识，
所述前导码包括：连续的至少八个比特周期的第一信号，每个所述比特周期为两微秒；所述起始标识包括：连续的至少两个所述比特周期的第二信号；所述结束标识均包括：连续的至少两个所述比特周期的第三信号；
所述第一信号、所述第二信号、所述n个配置数据及其配置响应数据均采用曼彻斯特编码得到，且所述第一信号的电平跳变由低到高，所述第二信号的电平跳变由低到高，所述第三信号的电平跳变由高到低。
第五方面，提供了一种驱动控制组件，包括存储器，处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现第一方面所述方法的步骤。
第六方面，提供了一种驱动控制组件，包括存储器，处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现第二方面所述方法的步骤。
第七方面，提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现第一方面所述的方法的步骤。
第八方面，提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现第二方面所述的方法的步骤。
第九方面，提供了一种显示装置，所述显示装置包括：
时序控制器和源极驱动芯片；
所述时序控制器包括第三方面所述的驱动控制组件，所述源极驱动芯片包括第四方面所述的驱动控制组件；
或者，所述时序控制器包括第五方面所述的驱动控制组件，所述源极驱动芯片包括第六方面所述的驱动控制组件。
第十方面，提供了一种芯片，所述芯片包括可编程逻辑电路和/或程序指令，当所述芯片运行时用于实现第一方面所述的方法。
第十一方面，提供了一种芯片，所述芯片包括可编程逻辑电路和/或程序指令，当所述芯片运行时用于实现第二方面所述的方法。
本申请的实施例提供的技术方案可以包括以下有益效果：
本申请提供了一种驱动控制方法、组件及显示装置，在驱动控制方法中，点对点配置指令中的数据主体包括：n个配置数据，且n≥2，也即是一个指令中可以携带多个数据。通过第一信号线向第一源极驱动芯片发送的点对点配置指令可以包括多个配置数据，减少了传输多个配置数据时的指令的个数，进而减少了需要传输的前导码、起始标识和结束标识的个数，因此，提高了第一信号线的数据传输效率与利用率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。
附图说明
为了更清楚地说明本申请的实施例，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种驱动控制方法的应用环境示意图。
图2是本发明实施例提供的一种第一信号线上传输的指令的示意图。
图3是本发明实施例提供的一种驱动控制方法的流程示意图。
图4是本发明实施例提供的另一种驱动控制方法的流程示意图。
图5是本发明实施例提供的又一种驱动控制方法的流程示意图。
图6是本发明实施例提供的一种驱动控制组件的结构示意图。
图7是本发明实施例提供的另一种驱动控制组件的结构示意图。
图8是本发明实施例提供的又一种驱动控制组件的结构示意图。
图9是本发明实施例提供的再一种驱动控制组件的结构示意图。
图10是本发明另一实施例提供的一种驱动控制组件的结构示意图。
图11是本发明另一实施例提供的另一种驱动控制组件的结构示意图。
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
面板驱动电路包括第一信号线与第二信号线，时序控制器可以通过第一信号线传输配置指令，以配合第二信号线进行高速差分信号的传输，该配置指令包括：前导码、起始标识、数据以及结束标识。由于第一信号线传输的每个指令携带的数据较少，导致在需要通过多个指令来传输多个数据，且传输多个指令过程中需要传输的前导码、起始标识以及结束标识均较多，使得第一信号线的传输效率与利用率较低。本发明实施例提供了一种驱动控制方法，可以提高第一信号线的传输效率与利用率。
图1是本发明实施例提供的一种驱动控制方法的应用环境示意图，如图1所示，该驱动控制方法应用于显示装置中，该显示装置包括时序控制器01和多个源极驱动芯片02，该时序控制器01通过多个第二信号线H分别与多个源极驱动芯片02连接，通常的，该时序控制器01的多个第二信号线H与多个源极驱动芯片02一一对应连接，其中，第二信号线中的信号是单向传输的，该时序控制器还连接有一第一信号线L，多个源极驱动芯片02并联，且与第一信号线L连接，其中，第一信号线中的信号是双向传输的。
显示装置的面板驱动电路中，第一信号线L可以进行不同指令的传输以实现不同的数据传输功能，每种数据传输功能对应至少一种传输模式(英文：mode)。例如，时序控制器可以通过该第一信号线实现向源极驱动芯片发送广播配置指令的功能，也即在所有源极驱动芯片中设置初始化程序，该功能对应广播交流(英文：broadcast communication；简称：BC)模式，也即是广播交流模式指示时序控制器进行数据广播。时序控制器还可以通过该第一信号线向源极驱动芯片发送身份配置指令以实现为源极驱动芯片发送身份标识(英文：identification，简称：ID)的功能，该功能对应身份标识分配(英文：ID assignment；简称：IA)模式，也即是身份标识分配模式指示时序控制器对源极驱动芯片进行身份标识的分配。时序控制器还可以通过该第一信号线向源极驱动芯片发送点对点(也称端对端)配置指令，以实现对源极驱动芯片的点对点控制的功能，该功能对应下行交流(英文：downstreamcommunication；简称：DC)模式，也即是下行交流模式指示时序控制器对源极驱动芯片进行点对点数据传输。源极驱动芯片可以通过该第一信号线向时序控制器发送针对点对点配置指令的控制响应指令，或者通过该第一信号线向时序控制器发送针对身份配置指令的身份配置响应指令，该功能对应回复传输(英文：replytransaction；简称：RT)模式，也即是回复传输模式指示源极驱动芯片对时序控制器进行指令的回复。通过上述各个模式的配合，时序控制器可以依次完成对源极驱动芯片的身份标识分配、数据的读/写操作、接收源极驱动芯片的数据反馈等操作。需要说明的是，本发明实施例提供的驱动控制方法可以用于DC模式。
可选的，本发明实施例中，时序控制器和源极驱动芯片之间在第一信号线L上传输的指令的格式相同。图2是本发明实施例提供的一种第一信号线上传输的指令的示意图，如图2所示，第一信号线上传输的每个指令均包括依次排列的前导码(英文：preamble)、起始(英文：start)标识、数据主体(也称：传输主体，英文：transactionbody)和结束(英文：stop)标识。
其中，前导码用于指示接收端进行时钟和相位校准，接收端(时序控制器或源极驱动芯片)在检测到第一信号线上有前导码传输时，便根据前导码的内容进行时钟和相位调整，其中，时钟和相位调整是指保持时钟与发送端的时钟一致，相位与发送端相同，接收端在接收前导码的过程中调整时钟和相位，在前导码传输结束后，时钟和相位调整完毕。起始标识用于指示数据传输开始，数据本体用于携带配置数据，结束标识用于指示数据传输结束。
示例的，请继续参考图2，前导码可以包括连续的至少八个比特周期的第一信号，且每个比特周期为两微秒，起始标识可以包括：连续的至少两个比特周期的第二信号，结束标识可以包括：连续的至少两个比特周期的第三信号。该第一信号、第二信号、数据本体携带的配置数据及其配置响应数据均可以采用曼彻斯特(Manchester)编码(如第二版的曼彻斯特编码MII)得到，且第一信号的电平跳变由低到高，第二信号的电平跳变由低到高，第三信号的电平跳变由高到低。
需要说明的是，由于采用曼彻斯特编码可以使数据产生明显的跳变沿，便于数据的检测，因此，本发明实施例中需要编码的数据均可以采用曼彻斯特编码，但是实际应用中，也可以采用其他编码方式或者不进行编码。进一步的，为了保证数据本体携带的配置数据在解码端能够有效识别，请参考图2，在数据本体中的配置数据的首位可以与起始标识产生一跳变沿(即数据本体中的配置数据的首位与起始标识的末位数值不同，例如，数据本体中的配置数据的首位为1，起始标识的末位为0)，在数据本体中的配置数据的末位可以与结束标识产生一跳变沿(即数据本体中的配置数据的末位与结束标识的首位数值不同，例如，数据本体中的配置数据的末位为0，结束标识的末位为1)。上述跳变沿可以便于接收端进行数据的有效识别，采用曼彻斯特编码，使得仅有一根第一信号线也可以实现数据的传输，从而可以丰富第一信号线的功能，提高第一信号线的利用率。
进一步的，假设点对点配置指令的接收端为第一源极驱动芯片，则点对点配置指令的数据本体携带的配置数据可以包括：第一源极驱动芯片的身份标识，第一源极驱动芯片上需要配置的寄存器的地址、操作类型和操作类型所指示的操作对应的数据。
图3是本发明实施例提供的一种驱动控制方法的流程示意图，该驱动控制方法可以应用于图1中的时序控制器，该时序控制器通过一第一信号线与并联的多个源极驱动芯片连接，如图3所示，该方法包括：
步骤301、生成点对点配置指令，点对点配置指令中的数据主体包括：n个配置数据，n≥2。
步骤302、通过第一信号线向第一源极驱动芯片发送点对点配置指令，第一源极驱动芯片为多个驱动芯片中的任意一个。
步骤303、通过第一信号线接收第一源极驱动芯片根据点对点配置指令发送的配置响应指令，配置响应指令中的数据主体包括：n个配置数据中每个配置数据的配置响应数据。
综上所述，本发明实施例提供的驱动控制方法中，点对点配置指令中的数据主体包括：n个配置数据，且n≥2，也即是一个指令中可以携带多个数据。通过第一信号线向第一源极驱动芯片发送的点对点配置指令可以包括多个配置数据，减少了传输多个配置数据时的指令的个数，进而减少了需要传输的前导码、起始标识和结束标识的个数，因此，提高了第一信号线的数据传输效率和利用率。
图4是本发明实施例提供的另一种驱动控制方法的流程示意图，该驱动控制方法可以应用于图1中的第一源极驱动芯片，该第一源极驱动芯片为多个驱动芯片中的任意一个，该多个源极驱动芯片并联，且通过一第一信号线与时序控制器连接，如图4所示，该方法包括：
步骤401、接收时序控制器通过第一信号线发送的点对点配置指令，点对点配置指令中的数据主体包括：第一源极驱动芯片的n个配置数据，n≥2。
步骤402、根据点对点配置指令通过第一信号线向时序控制器发送配置响应指令，配置响应指令中的数据主体包括：n个配置数据中每个配置数据的配置响应数据。
综上所述，本发明实施例提供的驱动控制方法中，点对点配置指令中的数据主体包括：n个配置数据，且n≥2，也即是一个指令中可以携带多个数据。通过第一信号线接收的点对点配置指令可以包括多个配置数据，减少了接收多个配置数据时的传输的指令的个数，进而减少了需要传输的前导码、起始标识和结束标识的个数，因此，提高了第一信号线的数据传输效率和利用率。
图5是本发明实施例提供的又一种驱动控制方法的流程示意图，该驱动控制方法可以应用于图1中的应用环境，假设第一源极驱动芯片为多个驱动芯片中的任意一个，该方法可以包括：
步骤501、时序控制器通过目标第二信号线向第一源极驱动芯片发送开始指令。
需要说明的是，时序控制器可以通过多个第二信号线分别与多个源极驱动芯片一一对应连接，目标第二信号线为时序控制器与第一源极驱动芯片进行连接的第二信号线。
该开始指令可以用于指示时序控制器即将发送的点对点配置指令中配置数据的最大个数。示例的，该开始指令可以包括至少七个字节，该至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种配置数据的最大个数。该四个比特位具有十六种状态，这十六种状态中有一种状态为无效状态，剩余十五种状态指示十五种最大个数。例如，当该四个比特位上存储的二进制数字均为0时，该四个比特位所表示的状态可以为无效状态；或者，当该四个比特位上存储的二进制数字均为1时，该四个比特位所表示的状态可以为无效状态。另外，该四个比特位也可以为其他字节(如第六个字节)中的四个比特位，该比特位的个数也可以不为四(如三个比特位)，本发明实施例对此不做限定。
步骤502、时序控制器生成点对点配置指令。
点对点配置指令可以参考图2所示的指令，本发明实施例在此不做赘述。可选的，该点对点配对指令中的数据主体可以包括：n个配置数据的地址、第一指示位和数据部分。该数据部分携带n个配置数据，n≥2，该第一指示位用于指示该n个配置数据的地址是否连续。可选的，该数据主体还可以包括第二指示位，该第二指示位可以用于指示点对点配置指令中配置数据的个数n。
示例的，该数据主体可以包括至少五个字节。该n个配置数据的地址可以存储于数据主体的第三个字节中的第五个比特位之前的比特位中(如存储在第二个字节中)，该第一指示位可以包括：该至少五个字节中第三个字节中的第五个比特位，第二指示位可以包括：该第三个字节中的第六个至第八个比特位。数据部分可以存储在该至少五个字节中第三个字节之后的字节中。
另外，第一指示位中存储的二进制数字为0可以用于指示n个配置数据的地址连续，第一指示位中存储的二进制数字为1可以用于指示n个配置数据的地址不连续。若数据主体的第三个字节中的第六个至第八个比特位中存储的二进制数字均为1，则第二指示位指示的配置数据的个数最大，该个数可以为8；若该第三个字节中的第六个至第八个比特位中存储的二进制数字均为0，则第二指示位指示的配置数据的个数最小，该个数可以为1；若该第三个字节中的第六个至第八个比特位中存储的二进制数字依次为0、0和1，则第二指示位指示的配置数据的个数可以为2；以此类推，可以得出第二指示位的各个状态所指示的配置数据的个数，本发明实施例在此不做赘述。
步骤503、时序控制器通过第一信号线向第一源极驱动芯片发送点对点配置指令。
步骤504、第一源极驱动芯片获取接收到的点对点配置指令中的第一指示位的值。
示例的，若第一指示位包括：点对点配置指令中第三个字节中的第五个比特位，则第一源极驱动芯片可以获取该第五个比特位上存储的二进制数字，该二进制数字即为第一指示位的值。
步骤505、第一源极驱动芯片获取点对点配置指令中的第二指示位的值。
示例的，若第二指示位包括：点对点配置指令中第三个字节中的第六个至第八个比特位，则第一源极驱动芯片可以获取该第六个至第八个比特位上存储的三个二进制数字，该三个二进制数字组成的二进制数即为该第二指示位的值。例如，第六个至第八个比特位上存储的二进制数字均为0，该三个二进制数字组成的二进制数为000，该二进制数即为第二指示位的值。
步骤506、第一源极驱动芯片根据第二指示位的值确定点对点配置指令中配置数据的个数。
示例的，步骤505中第一源极驱动芯片获取的第二指示位的值与点对点配置指令中配置数据的个数可以相同，也可以不同，本发明实施例对此不作限定。例如，第二指示位的值为011所指示的点对点配置指令中配置数据的个数可以为3，也可以为4。
步骤507、第一源极驱动芯片根据第一指示位的值获取n个配置数据的地址中的目标地址。
若在步骤504中，第一源极驱动芯片获取的第一指示位用于指示n个配置数据的地址连续时，则目标地址可以包括：n个配置数据中的第一个配置数据的地址和最后一个配置数据的地址；若第一指示位用于指示n个配置数据的地址不连续，则目标地址可以包括：n个配置数据中的每个配置数据的地址。由于n个配置数据的地址连续和间断时，第一源极驱动芯片获取的目标地址不同，且该n个配置数据的地址连续时，第一源极驱动芯片需要获取的地址较少，因此数据传输的速率较快。
示例的，若第一指示位用于指示n个配置数据的地址连续，n＝3，该n个数据的地址分别为1、2和3，则目标地址为1和3，且第一源极驱动芯片仅需获取地址1和3。若第一指示位用于指示n个配置数据的地址不连续，n＝3，该n个数据的地址分别为1、3和4，则目标地址即为全部的该n个数据的地址，且第一源极驱动芯片需要获取该n个数据的地址中的每一个地址。
步骤508、第一源极驱动芯片根据参考信息获取n个配置数据。
该参考信息可以包括：目标地址和点对点配置指令中配置数据的个数(也即是n的值)。若n个配置数据的地址不连续，则第一源极驱动芯片需要分别获取每个配置数据的地址对应的配置数据。若n个配置数据的地址连续，则第一源极驱动芯片仅需直接获取n个配置数据中的第一个配置数据的地址和最后一个配置数据的地址之间的配置数据；此时，第一源极驱动芯片可以快速的获取到所有的配置数据，因此获取配置数据的效率较高。
步骤509、第一源极驱动芯片执行n个配置数据所指示的n个配置操作。
示例的，配置数据可以包括：第一源极驱动芯片上需要配置的寄存器的地址、操作类型和操作类型所指示的操作对应的数据，配置数据对应的配置操作可以为读操作或写操作。
步骤510、第一源极驱动芯片根据点对点配置指令通过第一信号线向时序控制器发送配置响应指令。
配置响应指令的具体结构可以参照图2所示的指令的结构，本发明实施例在此不做赘述。另外，该配置响应指令中的数据主体可以包括：n个配置数据中每个配置数据的配置响应数据。每个配置数据的配置响应数据可以用于指示每个配置数据所指示的配置操作是否执行完成。例如，当某个配置数据所指示的配置操作已经执行完成时，该配置数据对应的配置响应数据可以为1。当某个配置数据所指示的配置操作未执行完成时，该配置数据对应的配置响应数据可以为0，此时，时序控制器可以重新向该第一源极驱动芯片发送点对点配置指令。
可选的，第一源极驱动芯片可以在接收到点对点配置指令后预设的回复等待时长后，通过第一信号线向时序控制器发送配置响应指令。另外，时序控制器发送两个相邻的指令的间隔时长可称为挂起时长或待命时长，第一源极驱动芯片的回复等待时长可以大于挂起时长，以避免第一源极驱动芯片在时序控制器发送一个的指令未传输完时发送下一个指令，导致线路冲突。因此，该回复等待时长可以大于挂起时长，挂起时长可以为10微秒(英文：us)，也即是，回复等待时长大于10微秒。
需要说明的是，上述第一信号线可以称为双向指令通道(英文：Bidirectionalcommand channel；简称：BCC)信号线，上述点对点配置指令以及配置响应指令均可以称为BCC指令。
综上所述，本发明实施例提供的驱动控制方法中，点对点配置指令中的数据主体包括：n个配置数据，且n≥2，也即是一个指令中可以携带多个数据。通过第一信号线向第一源极驱动芯片发送的点对点配置指令可以包括多个配置数据，减少了传输多个配置数据时的指令的个数，进而减少了需要传输的前导码、起始标识和结束标识的个数，因此，提高了第一信号线的数据传输效率与利用率。
图6是本发明实施例提供的一种驱动控制组件的结构示意图。该驱动控制组件应用于时序控制器，时序控制器通过一第一信号线与并联的多个源极驱动芯片连接，该驱动控制组件60可以包括：
生成模块601，用于生成点对点配置指令，点对点配置指令中的数据主体包括：n个配置数据，n≥2。
第一发送模块602，用于通过第一信号线向第一源极驱动芯片发送点对点配置指令，第一源极驱动芯片为多个驱动芯片中的任意一个。
接收模块603，用于通过第一信号线接收第一源极驱动芯片根据点对点配置指令发送的配置响应指令，配置响应指令中的数据主体包括：n个配置数据中每个配置数据的配置响应数据。
综上所述，本发明实施例提供的驱动控制组件中，点对点配置指令中的数据主体包括：n个配置数据，且n≥2，也即是一个指令中可以携带多个配置数据。第一发送模块通过第一信号线向第一源极驱动芯片发送的点对点配置指令中可以包括多个配置数据，减少了传输多个配置数据时传输的指令的个数，进而减少了需要传输的前导码、起始标识和结束标识的个数，因此，提高了第一信号线的数据传输效率与利用率。
可选的，点对点配置指令中的数据主体包括：n个配置数据的地址、第一指示位和数据部分，第一指示位用于指示n个配置数据的地址是否连续，数据部分携带n个配置数据。
可选的，点对点配置指令中的数据主体还包括第二指示位，第二指示位用于指示点对点配置指令中配置数据的个数。
可选的，点对点配置指令中的数据主体包括至少五个字节，第一指示位包括：至少五个字节中第三个字节中的第五个比特位，第二指示位包括：第三个字节中的第六个至第八个比特位。
可选的，时序控制器通过多个第二信号线分别与多个源极驱动芯片一一对应连接，且时序控制器与第一源极驱动芯片通过多个第二信号线中的目标第二信号线连接。图7是本发明实施例提供的另一种驱动控制组件的结构示意图，如图7所示，在图6的基础上，驱动控制组件60还包括：
第二发送模块604，用于通过目标第二信号线向第一源极驱动芯片发送开始指令，开始指令用于指示点对点配置指令中的数据主体所携带的配置数据的最大个数。
可选的，开始指令包括至少七个字节，至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种最大个数。
可选的，点对点配置指令和配置响应指令中的每个指令均包括：依次排列的前导码、起始标识、数据主体和结束标识，
前导码包括：连续的至少八个比特周期的第一信号，每个比特周期为两微秒；起始标识包括：连续的至少两个比特周期的第二信号；结束标识包括：连续的至少两个比特周期的第三信号；
第一信号、第二信号、n个配置数据及其配置响应数据均采用曼彻斯特编码得到，且第一信号的电平跳变由低到高，第二信号的电平跳变由低到高，第三信号的电平跳变由高到低。
综上所述，本发明实施例提供的驱动控制组件中，点对点配置指令中的数据主体包括：n个配置数据，且n≥2，也即是一个指令中可以携带多个配置数据。第一发送模块通过第一信号线向第一源极驱动芯片发送的点对点配置指令中可以包括多个配置数据，减少了传输多个配置数据时传输的指令的个数，进而减少了需要传输的前导码、起始标识和结束标识的个数，因此，提高了第一信号线的数据传输效率与利用率。
图8是本发明实施例提供的又一种驱动控制组件的结构示意图。该驱动控制组件应用于第一源极驱动芯片，该第一源极驱动芯片是多个源极驱动芯片中的任意一个时序控制器，该多个源极驱动芯片并联，且通过一第一信号线与时序控制器连接，该驱动控制组件80可以包括：
第一接收模块801，用于接收时序控制器通过第一信号线发送的点对点配置指令，点对点配置指令中的数据主体包括：第一源极驱动芯片的n个配置数据，n≥2；
发送模块802，用于根据点对点配置指令通过第一信号线向时序控制器发送配置响应指令，配置响应指令中的数据主体包括：n个配置数据中每个配置数据的配置响应数据。
综上所述，本发明实施例提供的驱动控制组件中，点对点配置指令中的数据主体包括：n个配置数据，且n≥2，也即是一个指令中可以携带多个配置数据。第一接收模块通过第一信号线接收的点对点配置指令可以包括多个配置数据，减少了接收多个配置数据时传输的指令的个数，进而减少了需要传输的前导码、起始标识和结束标识的个数，因此，提高了第一信号线的数据传输效率与利用率。
可选的，点对点配置指令中的数据主体包括：n个配置数据的地址、第一指示位和数据部分。图9是本发明实施例提供的再一种驱动控制组件的结构示意图，在图8的基础上，该驱动控制组件80还包括：
第一获取模块803，用于获取第一指示位的值，第一指示位用于指示n个配置数据的地址是否连续，数据部分携带n个配置数据；
第二获取模块804，用于根据第一指示位的值获取n个配置数据的地址中的目标地址，其中，当第一指示位用于指示n个配置数据的地址连续时，目标地址包括：n个配置数据中的第一个配置数据的地址和最后一个配置数据的地址；当第一指示位用于指示n个配置数据的地址不连续时，目标地址包括：n个配置数据中的每个配置数据的地址；
第三获取模块805，用于根据参考信息获取数据部分携带的n个配置数据，参考信息包括目标地址。
可选的，点对点配置指令中的数据主体还包括第二指示位。图10是本发明另一实施例提供的一种驱动控制组件的结构示意图，在图8的基础上，该驱动控制组件80还包括：
第四获取模块806，用于获取第二指示位，第二指示位用于指示点对点配置指令中配置数据的个数；
确定模块807，用于根据第二指示位的值确定点对点配置指令中配置数据的个数，参考信息还包括该个数。
可选的，点对点配置指令包括至少五个字节，第一指示位包括：至少五个字节中第三个字节中的第五个比特位，第二指示位包括：至少五个字节中第三个字节中的第六个至第八个比特位。
可选的，时序控制器通过多个第二信号线分别与多个源极驱动芯片一一对应连接，且时序控制器与第一源极驱动芯片通过多个第二信号线中的目标第二信号线连接。图11是本发明另一实施例提供的另一种驱动控制组件的结构示意图，在图8的基础上，该驱动控制组件80还包括：
第二接收模块808，用于接收时序控制器通过目标第二信号线发送的开始指令，开始指令用于指示点对点配置指令中的数据主体所携带的配置数据的最大个数。
可选的，开始指令包括至少七个字节，至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种最大个数。
可选的，点对点配置指令和配置响应指令中的每个指令均包括：依次排列的前导码、起始标识、数据主体和结束标识，
前导码包括：连续的至少八个比特周期的第一信号，每个比特周期为两微秒；起始标识包括：连续的至少两个比特周期的第二信号；结束标识均包括：连续的至少两个比特周期的第三信号；
第一信号、第二信号、n个配置数据及其配置响应数据均采用曼彻斯特编码得到，且第一信号的电平跳变由低到高，第二信号的电平跳变由低到高，第三信号的电平跳变由高到低。
综上所述，本发明实施例提供的驱动控制组件中，点对点配置指令中的数据主体包括：n个配置数据，且n≥2，也即是一个指令中可以携带多个配置数据。第一接收模块通过第一信号线接收的点对点配置指令可以包括多个配置数据，减少了接收多个配置数据时传输的指令的个数，进而减少了需要传输的前导码、起始标识和结束标识的个数，因此，提高了第一信号线的数据传输效率与利用率。
本发明另一实施例提供了又一种驱动控制组件，包括存储器，处理器及存储在存储器上并可在处理器上运行的计算机程序，该处理器执行该程序时实现上述驱动控制方法中时序控制器执行的步骤。
本发明另一实施例提供了再一种驱动控制组件，包括存储器，处理器及存储在存储器上并可在处理器上运行的计算机程序，该处理器执行该程序时实现上述驱动控制方法中第一源极驱动芯片执行的步骤。
本发明实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述驱动控制方法中时序控制器执行的步骤。
本发明实施例还提供了另一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述驱动控制方法中第一源极驱动芯片执行的步骤。
本发明实施例还提供了一种芯片，该芯片包括可编程逻辑电路和/或程序指令，当该芯片运行时用于实现上述驱动控制方法中时序控制器执行的步骤。
本发明实施例还提供了另一种芯片，该芯片包括可编程逻辑电路和/或程序指令，当该芯片运行时用于实现上述驱动控制方法中第一源极驱动芯片执行的步骤。
本发明实施例提供了一种显示装置，包括：时序控制器和源极驱动芯片，两者连接方式可以参考上图1；该时序控制器和源极驱动芯片均可以包括驱动控制组件。
该时序控制器中的驱动控制组件如图6或图7所示，该源极驱动芯片中的驱动控制组件如图8至图11任一所示。
或者，该时序控制器中的驱动控制组件包括：存储器，处理器及存储在存储器上并可在处理器上运行的计算机程序，该处理器执行该程序时实现上述驱动控制方法中时序控制器执行的步骤。该源极驱动芯片中的驱动控制组件包括：存储器，处理器及存储在存储器上并可在处理器上运行的计算机程序，该处理器执行该程序时实现上述驱动控制方法中第一源极驱动芯片执行的步骤。
该显示装置可以为液晶面板、电子纸、有机发光二极管(英文：Organic Light-Emitting Diode；简称：OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
需要说明的是，本发明实施例中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
本发明实施例提供的驱动控制方法步骤的先后顺序可以进行适当调整，步骤也可以根据情况进行相应增减，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化的方法，都应涵盖在本发明的保护范围之内，因此不再赘述。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的装置、组件和模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (33)

1.一种驱动控制方法，其特征在于，应用于时序控制器，所述时序控制器通过一第一信号线与并联的多个源极驱动芯片连接，所述方法包括：
生成点对点配置指令，所述点对点配置指令中的数据主体包括：n个配置数据，n≥2；
通过所述第一信号线向第一源极驱动芯片发送所述点对点配置指令，所述第一源极驱动芯片为所述多个驱动芯片中的任意一个；
通过所述第一信号线接收所述第一源极驱动芯片根据所述点对点配置指令发送的配置响应指令，所述配置响应指令中的数据主体包括：所述n个配置数据中每个配置数据的配置响应数据。
2.根据权利要求1所述的方法，其特征在于，所述点对点配置指令中的数据主体包括：所述n个配置数据的地址、第一指示位和数据部分，
所述第一指示位用于指示所述n个配置数据的地址是否连续，所述数据部分携带所述n个配置数据。
3.根据权利要求2所述的方法，其特征在于，
所述点对点配置指令中的数据主体还包括第二指示位，所述第二指示位用于指示所述点对点配置指令中配置数据的个数。
4.根据权利要求3所述的方法，其特征在于，
所述点对点配置指令中的数据主体包括至少五个字节，所述第一指示位包括：所述至少五个字节中第三个字节中的第五个比特位，所述第二指示位包括：所述第三个字节中的第六个至第八个比特位。
5.根据权利要求1所述的方法，其特征在于，所述时序控制器通过多个第二信号线分别与所述多个源极驱动芯片一一对应连接，且所述时序控制器与所述第一源极驱动芯片通过所述多个第二信号线中的目标第二信号线连接，在所述生成点对点配置指令之前，所述方法还包括：
通过所述目标第二信号线向所述第一源极驱动芯片发送开始指令，所述开始指令用于指示所述点对点配置指令中的数据主体所携带的配置数据的最大个数。
6.根据权利要求5所述的方法，其特征在于，所述开始指令包括至少七个字节，所述至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种所述最大个数。
7.根据权利要求1所述的方法，其特征在于，所述点对点配置指令和所述配置响应指令中的每个指令均包括：依次排列的前导码、起始标识、数据主体和结束标识，
所述前导码包括：连续的至少八个比特周期的第一信号，每个所述比特周期为两微秒；所述起始标识包括：连续的至少两个所述比特周期的第二信号；所述结束标识包括：连续的至少两个所述比特周期的第三信号；
所述第一信号、所述第二信号、所述n个配置数据及其配置响应数据均采用曼彻斯特编码得到，且所述第一信号的电平跳变由低到高，所述第二信号的电平跳变由低到高，所述第三信号的电平跳变由高到低。
8.一种驱动控制方法，其特征在于，应用于第一源极驱动芯片，所述第一源极驱动芯片是多个源极驱动芯片中的任意一个，所述多个源极驱动芯片并联，且通过一第一信号线与时序控制器连接，所述方法包括：
接收所述时序控制器通过所述第一信号线发送的点对点配置指令，所述点对点配置指令中的数据主体包括：第一源极驱动芯片的n个配置数据，n≥2；
根据所述点对点配置指令通过所述第一信号线向所述时序控制器发送配置响应指令，所述配置响应指令中的数据主体包括：所述n个配置数据中每个配置数据的配置响应数据。
9.根据权利要求8所述的方法，其特征在于，所述点对点配置指令中的数据主体包括：所述n个配置数据的地址、第一指示位和数据部分，在所述根据所述点对点配置指令通过所述第一信号线向所述时序控制器发送配置响应指令之前，所述方法还包括：
获取所述第一指示位的值，所述第一指示位用于指示所述n个配置数据的地址是否连续，所述数据部分携带所述n个配置数据；
根据所述第一指示位的值获取所述n个配置数据的地址中的目标地址，其中，当所述第一指示位用于指示所述n个配置数据的地址连续时，所述目标地址包括：所述n个配置数据中的第一个配置数据的地址和最后一个配置数据的地址；当所述第一指示位用于指示所述n个配置数据的地址不连续时，所述目标地址包括：所述n个配置数据中的每个配置数据的地址；
根据参考信息获取所述数据部分携带的所述n个配置数据，所述参考信息包括所述目标地址。
10.根据权利要求9所述的方法，其特征在于，所述点对点配置指令中的数据主体还包括第二指示位，在所述根据参考信息获取所述数据部分携带的所述n个配置数据之前，所述方法还包括：
获取所述第二指示位的值，所述第二指示位用于指示所述点对点配置指令中配置数据的个数；
根据所述第二指示位的值确定所述个数，所述参考信息还包括所述个数。
11.根据权利要求10所述的方法，其特征在于，所述点对点配置指令包括至少五个字节，
所述第一指示位包括：所述至少五个字节中第三个字节中的第五个比特位，所述第二指示位包括：所述至少五个字节中第三个字节中的第六个至第八个比特位。
12.根据权利要求8所述的方法，其特征在于，所述时序控制器通过多个第二信号线分别与所述多个源极驱动芯片一一对应连接，且所述时序控制器与所述第一源极驱动芯片通过所述多个第二信号线中的目标第二信号线连接，
在所述根据所述点对点配置指令通过所述第一信号线向所述时序控制器发送配置响应指令之前，所述方法还包括：
接收所述时序控制器通过所述目标第二信号线发送的开始指令，所述开始指令用于指示所述点对点配置指令中的数据主体所携带的配置数据的最大个数。
13.根据权利要求12所述的方法，其特征在于，所述开始指令包括至少七个字节，所述至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种所述最大个数。
14.根据权利要求8所述的方法，其特征在于，所述点对点配置指令和所述配置响应指令中的每个指令均包括：依次排列的前导码、起始标识、数据主体和结束标识，
所述前导码包括：连续的至少八个比特周期的第一信号，每个所述比特周期为两微秒；所述起始标识包括：连续的至少两个所述比特周期的第二信号；所述结束标识均包括：连续的至少两个所述比特周期的第三信号；
所述第一信号、所述第二信号、所述n个配置数据及其配置响应数据均采用曼彻斯特编码得到，且所述第一信号的电平跳变由低到高，所述第二信号的电平跳变由低到高，所述第三信号的电平跳变由高到低。
15.一种驱动控制组件，其特征在于，应用于时序控制器，所述时序控制器通过一第一信号线与并联的多个源极驱动芯片连接，所述驱动控制组件包括：
生成模块，用于生成点对点配置指令，所述点对点配置指令中的数据主体包括：n个配置数据，n≥2；
第一发送模块，用于通过所述第一信号线向第一源极驱动芯片发送所述点对点配置指令，所述第一源极驱动芯片为所述多个驱动芯片中的任意一个；
接收模块，用于通过所述第一信号线接收所述第一源极驱动芯片根据所述点对点配置指令发送的配置响应指令，所述配置响应指令中的数据主体包括：所述n个配置数据中每个配置数据的配置响应数据。
16.根据权利要求15所述的驱动控制组件，其特征在于，所述点对点配置指令中的数据主体包括：所述n个配置数据的地址、第一指示位和数据部分，
所述第一指示位用于指示所述n个配置数据的地址是否连续，所述数据部分携带所述n个配置数据。
17.根据权利要求16所述的驱动控制组件，其特征在于，
所述点对点配置指令中的数据主体还包括第二指示位，所述第二指示位用于指示所述点对点配置指令中配置数据的个数。
18.根据权利要求17所述的驱动控制组件，其特征在于，
所述点对点配置指令中的数据主体包括至少五个字节，所述第一指示位包括：所述至少五个字节中第三个字节中的第五个比特位，所述第二指示位包括：所述第三个字节中的第六个至第八个比特位。
19.根据权利要求15所述的驱动控制组件，其特征在于，所述时序控制器通过多个第二信号线分别与所述多个源极驱动芯片一一对应连接，且所述时序控制器与所述第一源极驱动芯片通过所述多个第二信号线中的目标第二信号线连接，所述驱动控制组件还包括：
第二发送模块，用于通过所述目标第二信号线向所述第一源极驱动芯片发送开始指令，所述开始指令用于指示所述点对点配置指令中的数据主体所携带的配置数据的最大个数。
20.根据权利要求19所述的驱动控制组件，其特征在于，所述开始指令包括至少七个字节，所述至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种所述最大个数。
21.根据权利要求15所述的驱动控制组件，其特征在于，所述点对点配置指令和所述配置响应指令中的每个指令均包括：依次排列的前导码、起始标识、数据主体和结束标识，
所述前导码包括：连续的至少八个比特周期的第一信号，每个所述比特周期为两微秒；所述起始标识包括：连续的至少两个所述比特周期的第二信号；所述结束标识包括：连续的至少两个所述比特周期的第三信号；
所述第一信号、所述第二信号、所述n个配置数据及其配置响应数据均采用曼彻斯特编码得到，且所述第一信号的电平跳变由低到高，所述第二信号的电平跳变由低到高，所述第三信号的电平跳变由高到低。
22.一种驱动控制组件，其特征在于，应用于第一源极驱动芯片，所述第一源极驱动芯片是多个源极驱动芯片中的任意一个，所述多个源极驱动芯片并联，且通过一第一信号线与时序控制器连接，所述驱动控制组件包括：
第一接收模块，用于接收所述时序控制器通过所述第一信号线发送的点对点配置指令，所述点对点配置指令中的数据主体包括：第一源极驱动芯片的n个配置数据，n≥2；
发送模块，用于根据所述点对点配置指令通过所述第一信号线向所述时序控制器发送配置响应指令，所述配置响应指令中的数据主体包括：所述n个配置数据中每个配置数据的配置响应数据。
23.根据权利要求22所述的驱动控制组件，其特征在于，所述点对点配置指令中的数据主体包括：所述n个配置数据的地址、第一指示位和数据部分，所述驱动控制组件还包括：
第一获取模块，用于获取所述第一指示位的值，所述第一指示位用于指示所述n个配置数据的地址是否连续，所述数据部分携带所述n个配置数据；
第二获取模块，用于根据所述第一指示位的值获取所述n个配置数据的地址中的目标地址，其中，当所述第一指示位用于指示所述n个配置数据的地址连续时，所述目标地址包括：所述n个配置数据中的第一个配置数据的地址和最后一个配置数据的地址；当所述第一指示位用于指示所述n个配置数据的地址不连续时，所述目标地址包括：所述n个配置数据中的每个配置数据的地址；
第三获取模块，用于根据参考信息获取所述数据部分携带的所述n个配置数据，所述参考信息包括所述目标地址。
24.根据权利要求23所述的驱动控制组件，其特征在于，所述点对点配置指令中的数据主体还包括第二指示位，所述驱动控制组件还包括：
第四获取模块，用于获取所述第二指示位，所述第二指示位用于指示所述点对点配置指令中配置数据的个数；
确定模块，用于根据所述第二指示位的值确定所述个数，所述参考信息还包括所述个数。
25.根据权利要求24所述的驱动控制组件，其特征在于，所述点对点配置指令包括至少五个字节，
所述第一指示位包括：所述至少五个字节中第三个字节中的第五个比特位，所述第二指示位包括：所述至少五个字节中第三个字节中的第六个至第八个比特位。
26.根据权利要求22所述的驱动控制组件，其特征在于，所述时序控制器通过多个第二信号线分别与所述多个源极驱动芯片一一对应连接，且所述时序控制器与所述第一源极驱动芯片通过所述多个第二信号线中的目标第二信号线连接，所述驱动控制组件还包括：
第二接收模块，用于接收所述时序控制器通过所述目标第二信号线发送的开始指令，所述开始指令用于指示所述点对点配置指令中的数据主体所携带的配置数据的最大个数。
27.根据权利要求26所述的驱动控制组件，其特征在于，所述开始指令包括至少七个字节，所述至少七个字节中的第七个字节中的四个比特位用于通过十五种状态指示十五种所述最大个数。
28.根据权利要求22所述的驱动控制组件，其特征在于，所述点对点配置指令和所述配置响应指令中的每个指令均包括：依次排列的前导码、起始标识、数据主体和结束标识，
所述前导码包括：连续的至少八个比特周期的第一信号，每个所述比特周期为两微秒；所述起始标识包括：连续的至少两个所述比特周期的第二信号；所述结束标识均包括：连续的至少两个所述比特周期的第三信号；
所述第一信号、所述第二信号、所述n个配置数据及其配置响应数据均采用曼彻斯特编码得到，且所述第一信号的电平跳变由低到高，所述第二信号的电平跳变由低到高，所述第三信号的电平跳变由高到低。
29.一种驱动控制组件，包括存储器，处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现权利要求1至7任一所述方法的步骤。
30.一种驱动控制组件，包括存储器，处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现权利要求8至14任一所述方法的步骤。
31.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求1至7任一所述方法的步骤。
32.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求8至14任一所述方法的步骤。
33.一种显示装置，其特征在于，包括：时序控制器和源极驱动芯片；
所述时序控制器包括权利要求15至21任一所述的驱动控制组件，所述源极驱动芯片包括权利要求22至28任一所述的驱动控制组件；
或者，所述时序控制器包括权利要求29所述的驱动控制组件，所述源极驱动芯片包括权利要求30所述的驱动控制组件。
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