CN110211546A - 薄膜晶体管电路及显示装置 - Google Patents

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Abstract

本揭示提供一种薄膜晶体管电路及显示装置，薄膜晶体管电路包括多个薄膜晶体管、输入端和输出端，其中，第一个薄膜晶体管的栅极与输入端相连接，第i个薄膜晶体管的栅极与第i‑1个薄膜晶体管的漏极连接，第i个薄膜晶体管的漏极与第i+1个薄膜晶体管的栅极连接，多个薄膜晶体管的源极连接与一处并同输出端连接，构成了一个栅极自对准结构的薄膜晶体管电路，所述电路在正、负偏压下均可正常工作。

Description

薄膜晶体管电路及显示装置
技术领域
本揭示涉及显示技术领域，尤其涉及一种薄膜晶体管电路及显示装置。
背景技术
薄膜晶体管是液晶显示领域中常用的器件，与场效应管类似，薄膜晶体管的源极与栅极的之间的电压差大于其阈值电压时，薄膜晶体管才能正常开启。
薄膜晶体管中的栅极扫描线一般利用薄膜晶体管阵列基板制造工艺制备得到，即将栅极扫描驱动电路直接构建在阵列基板上，以此降低生产成本、减少工艺流程。所得的的薄膜晶体管栅极驱动电路中，其一般具有正向扫描和反向扫描的功能，以改善电路的可靠性。但是，现有的薄膜晶体管驱动电路在工作时，会长时间处于正偏压或者负偏压的情况，导致其中的薄膜晶体管长期受到正向栅极偏压应力或者负向栅极偏压应力的作用，严重情况下，这些偏压应力将影响薄膜晶体管的正常开启，致使控制信号输出的薄膜晶体管发生阈值电压的偏移，进而影响到包含该薄膜晶体管的电路结构的正常工作，影响显示器件的显示效果。
综上所述，现有的薄膜晶体管在工作时，长期受到正向栅极偏压应力或者负向栅极偏压应力的作用，这些偏压应力影响薄膜晶体管的正常开启，致使控制信号输出的薄膜晶体管发生阈值电压的偏移，进而影响到包含该薄膜晶体管的电路结构的正常工作，影响显示器件的显示效果。
发明内容
本揭示提供一种薄膜晶体管电路及显示装置，以解决现有的薄膜晶体管电路中存在的正向偏压应力或者负向偏压应力，导致薄膜晶体管不能正常开启，驱动电路不能正常工作的问题。
为解决上述技术问题，本揭示实施例提供的技术方案如下：
根据本揭示实施例的第一方面，提供了一种薄膜晶体管电路，包括：
i+1个薄膜晶体管、输入端以及输出端，其中i≥2；
其中，第一个薄膜晶体管的栅极与所述输入端连接，第i个薄膜晶体管的栅极与第i-1个薄膜晶体管的漏极连接，第i个薄膜晶体管的漏极与第i+1个薄膜晶体管的栅极连接，所述i+1个薄膜晶体管的源极与所述输出端连接。
根据本揭示一实施例，当i＝2时，所述i+1个薄膜晶体管包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；
其中，所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的栅极连接，所述第二薄膜晶体管的漏极与所述第三薄膜晶体管的栅极连接，所述第一薄膜晶体管的源极与所述第二薄膜晶体管的源极以及所述第三薄膜晶体管的源极连接。
根据本揭示一实施例，所述薄膜晶体管为N型薄膜晶体管时，所述输入端接入低电平，所述输出端输出低电平。
根据本揭示一实施例，所述薄膜晶体管为P型薄膜晶体管时，所述输入端接入高电平，所述输出端输出高电平。
根据本揭示一实施例，所述输入端输入高电平时，所述输出端的电平与所述薄膜晶体管的所述漏极的电平相同。
根据本揭示一实施例，所述高或低电平由外部时序逻辑控制器提供。
根据本揭示一实施例，所述输入端的电压值为-25V～15V。
根据本揭示一实施例，所述薄膜晶体管为氧化物薄膜晶体管。
根据本揭示的第二方面，还提供了一种显示装置，所述显示装置包括本揭示实施例提供的薄膜晶体管电路。
综上所述，本揭示实施例的有益效果为：
本揭示提供一种薄膜晶体管电路及显示装置，将至少3个薄膜晶体管连接，其中，各个薄膜晶体管的顶栅为自对准结构，氧化物薄膜晶体管的漏极依次与下一级的栅极相连接，薄膜晶体管的源极相互连接一起并与输出端相连接，这样，形成一中薄膜晶体管电路，当薄膜晶体管工作时，其在正/负高电平下工作，在低电平时截止，本揭示实施例的薄膜晶体管电路，解决了器件的正负偏压的影响，并且电路结构简单，制程简单。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是揭示的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本揭示实施例的显示面板各层结构示意图；
图2为本揭示实施例薄膜晶体管电路的时序图
图3为本揭示实施例的薄膜晶体管电路的平面结构示意图；
图4为本揭示实施例提供的显示装置示意图。
具体实施方式
下面将结合本揭示实施例中的附图，对本揭示实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本揭示一部分实施例，而不是全部的实施例。基于本揭示中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本揭示保护的范围。
本揭示实施例提供一种薄膜晶体管电路，包括多个薄膜晶体管，以及与薄膜晶体管相连接的输入端和输出端。所述薄膜晶体管电路中，设定有i+1个薄膜晶体管，其中，i≥2。具体的，第一个所述薄膜晶体管的栅极与所述输入端连接，第i个所述薄膜晶体管的栅极与第i-1个所述薄膜晶体管的漏极连接，第i个所述薄膜晶体管的漏极与第i+1个所述薄膜晶体管的栅极连接，所述多个薄膜晶体管的源极与所述输出端连接。
优选的，在本揭示的实施例中，如图1所示，图1为本揭示实施例的薄膜晶体管电路示意图。当i＝2时，所述薄膜晶体管电路包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3，输入端4、输出端5以及第三薄膜晶体管T3的漏极6。
具体的，第一薄膜晶体管T1的栅极与输入端4相连接，所述第一薄膜晶体管T1的漏极与所述第二薄膜晶体管T2的栅极连接，所述第二薄膜晶体管T2的漏极与所述第三薄膜晶体管T3的栅极连接，所述第一薄膜晶体管T1的源极与所述第二薄膜晶体管T2的源极以及所述第三薄膜晶体管T3的源极连接，并且与输出端5相连接。
上述三个顶栅自对准结构的薄膜晶体管，每一个薄膜晶体管的漏极依次与下一级薄膜晶体管的栅极相连接，构成了一个由三个薄膜晶体管形成的电路。
本揭示实施例的薄膜晶体管电路在工作时，当在第三薄膜晶体管T3的漏极6处给定一漏极电压Vd，并在输入端4处输入不同的栅极电压信号：
当输入端4通入低电平时，在薄膜晶体管电路的输出端5处得到低电平；
当输入端4通入高电平时，在薄膜晶体管电路的输出端5处得到的电压与第三薄膜晶体管T3的漏极6处的电压相同。
因此，本揭示实施例中的薄膜晶体管电路滤除了电路中的低电平信号，即其在正负高电平下正常工作，在低电平下截止。同时，电路的结构设计简单，方便制作。
优选的，本揭示实施例中的薄膜晶体管包括N型或P型薄膜晶体管，所述薄膜晶体管优选为氧化物薄膜晶体管。当为N型薄膜晶体管时，所述输入端接入低电平，所述输出端输出低电平。P型薄膜晶体管时，所述输入端接入高电平，所述输出端输出高电平。所述高或低电平均匀外部的时序逻辑控制器提供，以保证整个薄膜晶体管电路的正常工作。同时，在输入端4处通入的电压值的范围在-25V～15V之间。
如图2所示，图2为本揭示实施例薄膜晶体管电路的时序图。其中，Vg为薄膜晶体管的栅极电压，Vd为薄膜晶体管的漏极电压，Vout为薄膜晶体管电路的输出电压。本揭示实施例的薄膜晶体管电路中，器件在长时间的正/负偏压下工作时，电路仍能正常工作，且电路中的阈值电压漂移小，不会影响显示效果。
如图3所示，图3为本揭示实施例的薄膜晶体管电路的平面结构示意图。所示薄膜晶体管电路包括第一薄膜晶体管1、第二薄膜晶体管2、第三薄膜晶体管3以及连接线4。具体的，每个薄膜晶体管的漏极依次与其下一级的栅极相连接，形成一个栅极自对准结构的薄膜晶体管电路单元，在完整的电路结构中，可包含若干个这样的薄膜晶体管电路单元。同时，每个薄膜晶体管的源极通过连接线4连接于一处。
本揭示实施例还提供一种显示装置，如图4所示，图4为本揭示实施例提供的显示装置示意图。显示装置400包括本揭示实施例提供的薄膜晶体管电路401。
以上对本揭示实施例所提供的一种薄膜晶体管电路及显示装置进行了详细介绍，以上实施例的说明只是用于帮助理解本揭示的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，而这些修改或者替换，并不使相应技术方案的本质脱离本揭示各实施例的技术方案的范围。

Claims (9)

1.一种薄膜晶体管电路，其特征在于，包括：
i+1个薄膜晶体管、输入端以及输出端，其中i≥2；
其中，第一个薄膜晶体管的栅极与所述输入端连接，第i个薄膜晶体管的栅极与第i-1个薄膜晶体管的漏极连接，第i个薄膜晶体管的漏极与第i+1个薄膜晶体管的栅极连接，所述i+1个薄膜晶体管的源极与所述输出端连接。
2.根据权利要求1所述的薄膜晶体管电路，其特征在于，当i＝2时，所述i+1个薄膜晶体管包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；
其中，所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的栅极连接，所述第二薄膜晶体管的漏极与所述第三薄膜晶体管的栅极连接，所述第一薄膜晶体管的源极与所述第二薄膜晶体管的源极以及所述第三薄膜晶体管的源极连接。
3.根据权利要求1所述的薄膜晶体管电路，其特征在于，所述薄膜晶体管为N型薄膜晶体管时，所述输入端接入低电平，所述输出端输出低电平。
4.根据权利要求1所述的薄膜晶体管电路，其特征在于，所述薄膜晶体管为P型薄膜晶体管时，所述输入端接入高电平，所述输出端输出高电平。
5.根据权利要求1所述的薄膜晶体管电路，其特征在于，所述输入端输入高电平时，所述输出端的电平与所述薄膜晶体管的所述漏极的电平相同。
6.根据权利要求4所述的薄膜晶体管电路，其特征在于，所述高或低电平由外部时序逻辑控制器提供。
7.根据权利要求1所述的薄膜晶体管电路，其特征在于，所述输入端的电压值为-25V～15V。
8.根据权利要求1所述的薄膜晶体管电路，其特征在于，所述薄膜晶体管为氧化物薄膜晶体管。
9.一种显示装置，其特征在于，包括如权利要求1-8任一项所述的薄膜晶体管电路。
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