CN110112094A - 铝膜低温溅镀方法、铝导线层制造方法及具有其的结构 - Google Patents

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Abstract

本发明至少提供一种铝膜的低温溅镀方法，包括：将晶圆置于真空溅镀腔内的静电卡盘上；控制真空溅镀腔内的温度低于铝的半熔点；注入溅镀气体至真空溅镀腔内；控制电源的输出缓升至第一溅镀功率，使溅镀气体形成等离子体；控制电源的输出缓升至第二溅镀功率，使铝靶材被等离子体撞击而溅射出铝粒子，铝粒子溅射并沉积至晶圆表面形成铝膜，其中第二溅镀功率大于第一溅镀功率，并且二者之间呈现上升坡度；以及在控制电源的输出缓升至第一溅镀功率之前，还包括：控制静电卡盘对晶圆的吸引力分段上升，直到晶圆固定于静电卡盘上。本发明的低温溅镀方法通过改善溅镀参数，可以降低铝膜挤压缺陷，以降低铝导线层的短路故障率，提高芯片生成的良率。

Description

铝膜低温溅镀方法、铝导线层制造方法及具有其的结构
技术领域
本发明涉及在半导体集成电路制造工艺中的溅镀技术领域，尤其涉及一种铝膜的低温溅镀方法、铝导线层的制造方法及具有铝导线层的半导体结构。
背景技术
在半导体集成电路制造过程中，需要向晶圆基板上的接触孔内填充铝，以形成铝导线层。常用的填充方法包括溅镀方法，即通过真空溅镀腔内的静电卡盘(Electro StaticChuck，简称ESC)产生的静电吸引力吸附晶圆；向真空溅镀腔内注入溅镀气体，例如氩气(Ar)；输入溅镀功率使基板和溅镀靶材之间产生高压，由于辉光放电产生的电子激发溅镀气体形成等离子体；等离子体撞击溅射靶材，使溅射靶材的原子或分子等溅射粒子从溅射靶材中释放出来并溅射至基板表面并沉积形成金属薄膜，从而形成金属接触点。
如图1所示，现有技术中在薄膜溅镀时，溅镀功率瞬间上升，例如在点燃阶段(形成等离子体)的上升斜率为1000瓦/秒(W/s)，在沉积阶段的上升斜率为24000W/s。由于溅镀功率上升剧烈，易使薄膜10被部分挤出，形成缺陷A，如图2所示。如图1所示，在晶圆置于ESC上之后，用于使ESC产生静电吸引力F的直流电压直接上升至300伏(V)，受静电吸引力F的作用，易使薄膜10被部分挤出，形成缺陷A，如图2所示。并且，真空溅镀腔内的温度范围在400摄氏度(℃)至480℃之间，会进一步扩大缺陷A。
如图3所示，氧化层11具有接触孔12，在氧化层11的上方以及接触孔12的底部和侧壁沉积有互连金属隔离层13，通过溅镀方法向接触孔12内溅射铝粒子流170，铝粒子流170沉积于互连金属隔离层13上方并填充接触孔12，由于溅镀功率上升很快以及ESC的静电吸引力和传导热能作用，铝膜14被部分挤出，形成缺陷A。在有缺陷A的铝膜14上形成导电隔离层15，会使导电隔离层15的表面粗糙，具有凸起，形成缺陷B。随后，在导电隔离层15上方涂光刻胶16并进行刻蚀，由于缺陷B的存在会影响刻蚀深度，造成铝导线层17(刻蚀后的铝膜14)短路，即缺陷C。
也就是说，现有技术中的溅镀方法由于溅镀功率上升剧烈，容易造成半导体制造过程中的缺陷，图4示出了现在技术中的溅镀方法的缺陷检测结果，可知平均每片晶圆上的缺陷数量超过了3.5个。
发明内容
本发明实施例提供一种铝膜的低温溅镀方法、铝导线层的制造方法及具有铝导线层的半导体结构，以解决或缓解现有技术中的一项或更多项技术问题。
作为本发明实施例的一个方面，本发明实施例提供一种铝膜的低温溅镀方法，包括：
将晶圆置于真空溅镀腔内的静电卡盘上；
控制所述真空溅镀腔内的温度达到溅镀温度，其中，所述溅镀温度低于铝的半熔点；
注入溅镀气体至所述真空溅镀腔内；
控制电源的输出缓升至第一溅镀功率，使所述溅镀气体形成等离子体；以及
控制所述电源的输出缓升至第二溅镀功率，使铝靶材被所述等离子体撞击而溅射出铝粒子，所述铝粒子溅射并沉积至所述晶圆表面形成铝膜，所述第二溅镀功率大于所述第一溅镀功率，并且所述第一溅镀功率和所述第二溅镀功率之间呈现上升坡度；
其中，在所述控制电源的输出缓升至第一溅镀功率之前，还包括：控制所述静电卡盘对所述晶圆的吸引力分段上升，直到所述晶圆固定于所述静电卡盘上。
进一步地，所述溅镀温度的范围在350摄氏度至400摄氏度之间，包括端点值。
进一步地，所述的控制电源的输出缓升至第一溅镀功率的步骤包括：
控制所述电源的输出以第一上升斜率缓升至所述第一溅镀功率，所述第一上升斜率的范围在250瓦/秒至750瓦/秒之间，包括端点值。
进一步地，所述的控制电源的输出缓升至第二溅镀功率的步骤包括：
控制所述电源的输出以第二上升斜率缓升至所述第二溅镀功率，所述第二上升斜率的范围在3000瓦/秒至9000瓦/秒之间，包括端点值。
在一些实施中，所述控制所述静电卡盘对所述晶圆的吸引力分段上升的步骤包括：
施加分段上升的直流电压于所述静电卡盘。
进一步地，所述直流电压的最大值范围在200伏至250伏之间，包括端点值。
优选地，所述第二溅镀功率的范围在13000瓦至27000瓦之间，包括端点值。
优选地，所述第一溅镀功率的范围在800瓦至1000瓦之间，包括端点值。
作为本发明实施例的另一个方面，本发明实施例还提供一种形成铝导线层的制造方法，包括：
提供一半导体芯片层；
形成氧化层于所述半导体芯片层的上方，所述氧化层具有接触孔；
形成互连金属隔离层于所述氧化层的上方以及所述接触孔的底部和侧壁；
根据以上所述的低温溅镀方法，形成所述铝膜于所述互连金属隔离层的上方，并且，所述铝膜填充于所述接触孔并覆盖所述互连金属隔离层；
形成导电隔离层于所述铝膜的上方；以及
图形化所述导电隔离层和所述铝膜，以形成包括铝垫的铝导线层。
一种具有铝导线层的半导体结构，其特征在于，包括：
半导体芯片层；
氧化层，形成于所述半导体芯片层的上方，所述氧化层具有接触孔；
互连金属隔离层，形成于所述氧化层的上方以及所述接触孔的底部和侧壁；
铝膜，以低温溅镀方法形成于所述互连金属隔离层的上方，并且，所述铝膜填充于所述接触孔并覆盖所述互连金属隔离层；以及
导电隔离层，形成于所述铝膜的上方；
其中，所述导电隔离层和所述铝膜为同图形化，以形成包括铝垫的铝导线层，所述铝垫形成于所述氧化层的上方，所述铝导线层还包括在所述接触孔内的铝栓塞及在所述氧化层上的铝导线；所述铝导线层的晶格尺寸形成在所述铝膜的半熔点以下。
进一步地，所述铝栓塞在所述接触孔中的长度范围在200纳米至250纳米之间，包括端点值；所述铝导线层在所述氧化层上的厚度范围在300纳米至320纳米之间，包括端点值。
本发明实施例采用上述技术方案，可以降低铝膜挤压缺陷，避免铝导线层短路以提高良率。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为现有技术中的溅镀方法的溅镀参数示意图。
图2为现有技术中的溅镀方法的挤压缺陷示意图。
图3为现有技术中的溅镀方法的缺陷示意图。
图4为现有技术中的溅镀方法的缺陷检测结果图。
图5为本发明实施例的低温溅镀方法的流程图。
图6为本发明实施例的低温溅镀装置示意图。
图7为本发明实施例的低温溅镀方法的溅镀参数的变化过程示意图。
图8为本发明实施例的低温溅镀方法的缺陷检测结果图。
图9A至图9H为本发明实施例的铝导线层的制造方法的工艺过程图。
附图标记说明：
现有技术：
10：薄膜； 170：铝粒子流；
11：氧化层； 12：接触孔； 13：互连金属隔离层；
14：铝膜； 15：导电隔离层； 16：光刻胶；
17：铝导线层； A、B、C：缺陷； F：静电吸引力。
本发明实施例：
210：晶圆； 220：真空溅镀腔； 230：静电卡盘；
241：第一电源； 242：第二电源； 250：等离子体；
260：铝靶材； 270：铝粒子； 280：溅镀气体导入装置；
290：控制系统；
S1：第一上升斜率； P1：第一溅镀功率；
S2：第二上升斜率； P2：第二溅镀功率；
ESC_V：直流电压； V1：第一电压；
V2：第二电压； V3：第三电压(直流电压的最大值)；
20：半导体芯片层； 21：氧化层； 22：接触孔；
23：互连金属隔离层； 24：铝膜； 25：导电隔离层；
23A：图形化的互连金属隔离层； 25A：图形化的导电隔离层；
26：光刻胶； 27：铝导线层； 27A：铝垫；
27B：铝栓塞； 27C：铝导线。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
本发明实施例提供一种铝膜的低温溅射方法，通过改善溅镀参数，降低因铝粒子受溅镀能量影响而造成的铝膜挤压缺陷，以提高良率。
实施例一
如图5所示为本实施例的低温溅镀方法的流程图，图6所示为本实施例的低温溅镀方法所应用的溅镀装置的示意图，下面结合图5和图6详细介绍本实施例的溅镀方法，包括步骤S210、步骤S220、步骤S230、步骤S240和步骤S250。
步骤S210，将晶圆210置于真空溅镀腔220内的静电卡盘230上，即如图7所示的置入晶圆阶段。
步骤S220，控制真空溅镀腔220内的温度达到溅镀温度T。
具体地，如图7所示，在置入晶圆阶段，控制系统290控制真空溅镀腔220内的温度Temp达到溅镀温度T，并在随后的工艺阶段使真空溅镀腔220内的温度保持在溅镀温度T。其中，溅镀温度T低于铝的半熔点，铝的半熔点为420℃～480℃，因此，本实施例中，溅镀温度T可以设置为低于420℃，优选地，溅镀温度T的范围在350℃至400℃之间，包括端点值。
步骤S230，注入溅镀气体至真空溅镀腔220内。
具体地，控制系统290控制溅镀气体导入装置280打开，并向真空溅镀腔220内注入溅镀气体。溅镀气体通常为惰性气体，如氩气。
步骤S240，控制系统290控制第一电源241的输出以第一上升斜率S1缓升至第一溅镀功率P1，从而使溅镀气体被离化形成等离子体250，如图6所示，该阶段通常为溅镀过程中的点燃(Ignite)阶段(如图7所示)，通过辉光放电产生的电子使溅镀气体被离化。
第一上升斜率S1的范围在250W/s至750W/s之间，包括端点值，第一上升斜率S1优选为500W/s。进一步地，第一溅镀功率P1的范围在800W至1000W之间，包括端点值，第一溅镀功率P1优选为1000W。
步骤S250，控制系统290控制第二电源242的输出以第二上升斜率S2缓升至第二溅镀功率P2，从而使等离子体250撞击铝靶材260，使铝靶材260溅射出铝粒子270，铝粒子270溅射并沉积至晶圆210的表面形成铝膜，如图6所示。
第二电源242的输出以第二上升斜率S2缓升至第二溅镀功率P2，也就是说，第二溅镀功率P2大于第一溅镀功率P1，且第二溅镀功率P2与第一溅镀功率P1之间呈现上升坡度，如图7所示。第二上升斜率S2的范围在3000W/s至9000W/s之间，包括端点值，第二上升斜率S2优选为6000W/s。第二溅镀功率P2的范围在13000W至27000W之间，包括端点值，第二溅镀功率P2优选为24000W。
本实施例中，采用缓升第一溅镀功率P1和缓升第二溅镀功率P2的方式可以避免溅镀功率上升太快而造成的溅射能量剧增，溅镀温度T的降低可以减少晶圆210表面的热效应，从而降低铝粒子270被挤出铝膜表面而导致挤压缺陷的发生率并减小挤压缺陷的缺陷程度，进而提高生成良率。
进一步地，如图5所示，本实施例的溅镀方法还包括步骤S260，即在步骤S210之后，在步骤S240之前，还包括步骤S260，控制静电卡盘230对晶圆210的吸引力分段上升，直到晶圆210固定于静电卡盘230上，从而降低晶圆210内部应力。
具体地，如图6所示，控制系统290控制第二电源242施加分段上升的直流电压ESC_V于静电卡盘230上，使静电卡盘230产生静电吸引力，从而吸附并固定晶圆210，直流电压ESC_V分段上升，直到晶圆210固定于静电卡盘230上。
如图7所示，本实施例中，直流电压ESC_V的分段上升发生在点燃阶段之前的晶圆稳定阶段。在晶圆稳定阶段，由于晶圆210的位置还没稳定好，可能会有偏移，因此在置入晶圆阶段，直流电压ESC_V先上升到第一电压V1，然后稳定在第一电压V1；在晶圆210的预热阶段，直流电压ESC_V从第一电压V1上升至第二电压V2，然后稳定在第二电压V2；在注入溅镀气体阶段，直流电压ESC_V从第二电压V2上升至第三电压(最大值)V3，在第三电压V3下，晶圆210达到稳定，即完全固定于静电卡盘230上，以避免晶圆210发生偏移。
静电卡盘230不仅可以固定晶圆210，还可以从晶圆210的背面加热晶圆210，通常在静电卡盘230与晶圆210的背面之间通有氦气，以使晶圆210受热均匀。因此，直流电压ESC_V分段上升，既可以避免静电卡盘230产生的静电吸引力剧增，又可以避免对晶圆210的传导热能剧增，从而减小铝膜挤压缺陷的发生率，从而提高薄膜的平坦性和均匀性，降低挤压缺陷发生率，进而提高生成良率。
降低直流电压ESC_V的最大值V3，可以降低静电吸引力和传导热能，从而减小铝膜挤压缺陷的发生率，但当直流电压ESC_V低于200V时，可能会使静电吸引力不够而导致晶圆210发生位移，因此，直流电压ESC_V的最大值V3的范围在200V至250V之间，包括端点值，优选为250V。
需要说明的是，本实施例并不限定直流电压ESC_V如何分段上升，分几段上升，或者在哪个工艺时间段上升，只要在点燃阶段(第一电源241的输出达到第一溅镀功率P1)之前上升至最大值V3，使晶圆210固定至静电卡盘230上即可，并且本实施例也不限定直流电压ESC_V在上升时的上升斜率。
如图8所示为本实施例的溅镀方法的缺陷检测结果，可知平均每片晶圆210上的缺陷数量低于1个，并且在沉积铝膜的试验中，发现采用本实施例的溅镀方法可使挤压缺陷的尺寸降低至0.2微米至1微米，由挤压缺陷而导致的坏片率降低至12％。
本实施例还提供了一种铝导线层的制造方法，请参阅图9A至图9H。
首先，提供一半导体芯片层20；然后，形成氧化层21于半导体芯片层20的上方，氧化层21具有接触孔22，氧化层21可以为氧化硅(SiO2)层，如图9A所示。可以用化学气相沉积的方法形成氧化层21，然后用光刻工艺和干蚀刻工艺蚀刻氧化层21，从而得到接触孔22。需要说明的是，半导体芯片层20是在晶圆基板表面通过半导体工艺形成的一层或多层半导体结构，本实施例仅是示意性示出。
其次，在氧化层21的上方以及接触孔22的底部和侧壁形成互连金属隔离层23，如图9B所示。可以采用物理气相沉积的方法形成互连金属隔离层23，本实施例中，互连金属隔离层23优选由钛(Ti)制成，可以降低接触电阻。
接下来，按照以上所述的低温溅镀方法，在互连金属隔离层23的上方形成铝膜24，如图9C所示，铝粒子270溅射至接触孔22内以及互连金属隔离层23的上方，从而形成铝膜24，铝膜24填充于接触孔22内并覆盖互连金属隔离层23，如图9D所示。
然后，在铝膜24的上方形成导电隔离层25，如图9E所示，可以用物理气相沉积的方法形成导电隔离层25，本实施例中，形成导电隔离层25的材料优选为氮化钛(TiN)，另外，导电隔离层25也可以由钛和氮化钛的堆叠层形成。
接下来，图形化导电隔离层25和铝膜24，包括：在导电隔离层25的上方形成图形化的光刻胶26，如图9F所示；蚀刻导电隔离层25和铝膜24，使光刻胶26的图形转移到导电隔离层25和铝膜24上，形成图形化的导电隔离层25A和铝导线层27，如图9G所示。其中，铝导线层27包括形成在所述接触孔22内的铝栓塞27B、形成于氧化层21上方(具体为铝栓塞27B上方)的铝垫27A、以及形成于氧化层21上的铝导线27C。
优选地，在形成铝导线层27以后，继续图形化互连金属隔离层23，即继续蚀刻，使互连金属隔离层23被图形化，避免铝导线层27短路，如图9H所示。
铝的电阻很低，用作导线层可减小接触电阻。而采用上述溅镀方法形成铝导线层27，可以避免因铝膜24的挤压缺陷所导致的铝导线层27短路的问题，提高芯片生成的良率。
本发明实施例还提供一种具有铝导线层的半导体结构，如图9H所示，包括：半导体芯片层20、形成于半导体芯片层20的上方的氧化层21、形成于氧化层21中的接触孔22、形成于氧化层21上方以及接触孔22的底部和侧壁的互连金属隔离层23、形成于互连金属隔离层23上方的铝膜24以及形成于铝膜24上方的导电隔离层25。
其中，铝膜24填充于接触孔22并覆盖互连金属隔离层23，并且铝膜24采用上述低温溅镀方法形成；导电隔离层25和铝膜24为同图形化，从而分别形成图形化的导电隔离层25A和铝导线层27，铝导线层27包括形成在所述接触孔22内的铝栓塞27B、形成于氧化层21上方(具体为铝栓塞27B上方)的铝垫27A、以及形成于氧化层21上的铝导线27C；铝导线层27的晶格尺寸形成在铝膜24(铝)的半熔点以下，优选为350℃至400℃之间，包括端点值。进一步地，互连金属隔离层23与铝膜24也为同图形化，从而形成图形化的互连金属隔离层23A。
进一步地，铝栓塞27B在接触孔22中的长度H1的范围在200纳米至250纳米之间，包括端点值；铝导线层27在氧化层21上的厚度H2的范围在300纳米至320纳米之间，包括端点值。
本实施例提供的铝膜低温溅镀方法通过改善溅镀参数，控制溅镀能量变化率以及降低静电吸引力，从而可以降低溅镀过程中铝膜的挤压缺陷的发生率并减小挤压缺陷的缺陷程度，本实施例的铝导线层的形成方法，可以减小因铝膜挤压缺陷而导致的铝导线层短路问题，从而提高芯片的生产良率。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种铝膜的低温溅镀方法，其特征在于，包括：
将晶圆置于真空溅镀腔内的静电卡盘上；
控制所述真空溅镀腔内的温度达到溅镀温度，其中，所述溅镀温度低于铝的半熔点；
注入溅镀气体至所述真空溅镀腔内；
控制电源的输出缓升至第一溅镀功率，使所述溅镀气体形成等离子体；以及
控制所述电源的输出缓升至第二溅镀功率，使铝靶材被所述等离子体撞击而溅射出铝粒子，所述铝粒子溅射并沉积至所述晶圆表面形成铝膜，所述第二溅镀功率大于所述第一溅镀功率，并且所述第一溅镀功率和所述第二溅镀功率之间呈现上升坡度；
其中，在所述控制电源的输出缓升至第一溅镀功率之前，还包括：控制所述静电卡盘对所述晶圆的吸引力分段上升，直到所述晶圆固定于所述静电卡盘上。
2.根据权利要求1所述的低温溅镀方法，其特征在于，所述溅镀温度的范围在350摄氏度至400摄氏度之间，包括端点值。
3.根据权利要求1所述的低温溅镀方法，其特征在于，所述控制电源的输出缓升至第一溅镀功率的步骤包括：
控制所述电源的输出以第一上升斜率缓升至所述第一溅镀功率，所述第一上升斜率的范围在250瓦/秒至750瓦/秒之间，包括端点值。
4.根据权利要求1所述的低温溅镀方法，其特征在于，所述控制电源的输出缓升至第二溅镀功率的步骤包括：
控制所述电源的输出以第二上升斜率缓升至所述第二溅镀功率，所述第二上升斜率的范围在3000瓦/秒至9000瓦/秒之间，包括端点值。
5.根据权利要求1所述的低温溅镀方法，其特征在于，所述控制所述静电卡盘对所述晶圆的吸引力分段上升的步骤包括：
施加分段上升的直流电压于所述静电卡盘。
6.根据权利要求5所述的低温溅镀方法，其特征在于，所述直流电压的最大值范围在200伏至250伏之间，包括端点值。
7.根据权利要求1所述的低温溅镀方法，其特征在于，所述第二溅镀功率的范围在13000瓦至27000瓦之间，包括端点值。
8.根据权利要求1所述的低温溅镀方法，其特征在于，所述第一溅镀功率的范围在800瓦至1000瓦之间，包括端点值。
9.一种铝导线层的制造方法，其特征在于，包括：
提供一半导体芯片层；
形成氧化层于所述半导体芯片层的上方，所述氧化层具有接触孔；
形成互连金属隔离层于所述氧化层的上方以及所述接触孔的底部和侧壁；
根据权利要求1至8任一项所述的低温溅镀方法，形成所述铝膜于所述互连金属隔离层的上方，并且，所述铝膜填充于所述接触孔并覆盖所述互连金属隔离层；
形成导电隔离层于所述铝膜的上方；以及
图形化所述导电隔离层和所述铝膜，以形成包括铝垫的铝导线层。
10.一种具有铝导线层的半导体结构，其特征在于，包括：
半导体芯片层；
氧化层，形成于所述半导体芯片层的上方，所述氧化层具有接触孔；
互连金属隔离层，形成于所述氧化层的上方以及所述接触孔的底部和侧壁；
铝膜，以低温溅镀方法形成于所述互连金属隔离层的上方，并且，所述铝膜填充于所述接触孔并覆盖所述互连金属隔离层；以及
导电隔离层，形成于所述铝膜的上方；
其中，所述导电隔离层和所述铝膜为同图形化，以形成包括铝垫的铝导线层，所述铝垫形成于所述氧化层的上方，所述铝导线层还包括在所述接触孔内的铝栓塞以及在所述氧化层上的铝导线；所述铝导线层的晶格尺寸形成在所述铝膜的半熔点以下。
11.根据权利要求10所述的半导体结构，其特征在于，所述铝栓塞在所述接触孔中的长度范围在200纳米至250纳米之间，包括端点值；所述铝导线层在所述氧化层上的厚度范围在300纳米至320纳米之间，包括端点值。
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