CN110061065B - 堆叠状的iii-v族半导体二极管 - Google Patents

Abstract

本发明涉及一种堆叠状的III‑V族半导体二极管(10)，其具有：n^‑层(14)，所述n^‑层具有第一表面(14.1)、与所述第一表面对置的第二表面(14.2)、10¹²‑10¹⁷N/cm³的掺杂物浓度(K2)和50‑1000μm的层厚度(D2)；与所述第一表面(14.1)材料锁合地连接的、具有5·10¹⁸‑5·10²⁰N/cm³的掺杂物浓度(K1)的p⁺层(12)；与所述第二表面(14.2)材料锁合地连接的n⁺层(16)，所述n⁺层具有至少10¹⁹N/cm³的掺杂物浓度(K3)；其中，所述p⁺层(12)、所述n^‑层(14)和所述n⁺层(16)分别单片式地构造并且分别包括GaAs化合物或者由GaAs化合物组成；其中，所述n^‑层(14)的掺杂物浓度(K2)在所述第一表面(14.1)上具有第一值(W1)，并且在所述第二表面(14.2)上具有第二值(W2)，并且，所述掺杂物浓度(K2)的第二值(W2)是所述第一值(W1)的至少1.5倍至2.5倍。

Description

堆叠状的III-V族半导体二极管

技术领域

本发明涉及一种堆叠状的III-V族半导体二极管。

背景技术

从德国Ashkinazi的“GaAs功率器件”，ISBN 965-7094-19-4第8和9页已知一种抗高压的半导体二极管p⁺-n-n⁺。

发明内容

在此背景下，本发明的任务在于，说明一种设备，所述设备扩展现有技术。

该任务通过一种具有权利要求1的特征的III-V族半导体二极管解决。本发明的有利的构型是从属权利要求的主题。

根据本发明的主题，一种堆叠状的III-V族半导体二极管，其具有n^-层，所述n^-层具有第一表面和与第一表面对置的第二表面。

n^-层具有10¹²-10¹⁷N/cm³的掺杂物浓度和50-1000μm的层厚度。

n^-层的第一表面与p⁺层材料锁合地连接，其中，p⁺层具有5·10¹⁸-5·10²⁰N/cm³的掺杂物浓度，或者，在n^-层的第一表面和p⁺层之间构造有中间层。

n^-层的第二表面与n⁺层材料锁合地连接，其中，n⁺层具有至少10¹⁹N/cm³的掺杂物浓度。

p⁺层和n^-层和n⁺层分别单片式地构造并且分别包括GaAs化合物或者由GaAs化合物组成。

n⁺层或者p⁺层构造为衬底层。

在n^-层的第一表面上的掺杂物浓度具有第一值，并且，在n^-层的第二表面上，掺杂物浓度具有第二值。

掺杂物浓度的第二值是第一值的至少1.5倍或者至少2倍或者至少2.5倍。

不言而喻地，表述“在表面上”理解为表面的在相关层中直至大约1.0μm深度的区域，并且，掺杂物浓度尤其涉及在之前提到的范围中的平均浓度。也要指出，概念“掺杂物浓度”在此仅仅理解为掺杂物的被激活的部分。

接下来，概念掺杂物浓度和掺杂成为同义的。

与到目前为止的信念——即GaAs仅仅适合于具有20V以下的电压的快速的构件或者GaAs适合于具有在低压范围内、即在10伏以下的阻断电压(Sperrspannung)的太阳能电池——不同，以意外的方式表明，借助之前提到的层结构——其具有尤其厚的n^-层、即在30μm以上或者优选在60μm以上的层的实施，由GaAs制造高阻断的半导体构件。

此外表明，可以以意外的方式简单地、快速地并且成本便宜地、优选外延地制造好的晶体质量的、厚的GaAs层。

要指出，在此概念“高阻断的构件”仅仅理解为具有在100V以上的阻断电压的半导体构件。

根据本发明的III-V族半导体二极管相比与已知的半导体二极管具有改进的电特性。因此，借助根据本发明的III-V族半导体二极管可以以简单的方式制造在200V-3300V的范围内的阻断电压，其比由Si或者SiC制成的常规的高阻断的二极管具有更小的接通电阻和更小的单位面积的电容。由此可以实现30kHz至0.5GHz的开关频率和0.5A/mm²至5A/mm²的电流密度。

此外，根据本发明的III-V族半导体二极管比由SiC制成的可比的高阻断的二极管成本更便宜地制造。根据本发明的III-V族半导体二极管尤其适合作为空载二极管。

要指出，根据本发明的III-V族半导体二极管在此具有在1mOhm和200mOhm之间的范围内的小的接通电阻。单位面积的电容位于2pF和100pF之间的范围内。

根据本发明的III-V族半导体二极管的另一个优点在于在300℃以内的高的耐温度性。换言之，III-V族半导体二极管也可以应用在热的环境中。

不言而喻地，半导体构件具有至少两个优选构造为层的连接接触部，其中，连接接触部分别是能导电的并且具有金属的特性。

优选地，连接接触部由金属的、能导电的半导体层或者金属层或者由两者的组合制成。连接接触部建立到直接邻接的所掺杂的半导体层的低欧姆的电接触。

此外，不言而喻地，连接接触部优选借助键合引线或者焊接连接与接触指、所谓的引脚(Pin)连接。连接接触部优选布置在由半导体区域或者半导体层构成的堆叠的上侧或者下侧上。

在一种实施方式中，n^-层的掺杂物浓度平行于层厚度地具有从第一值至第二值的阶梯形的变化曲线，其中，所述阶梯形的变化曲线包括至少一个阶梯。

替代地，n^-层的掺杂物浓度从第一值至第二值地具有平行于n^-层的层厚度延伸的稳定的变化曲线。所述稳定的变化曲线优选具有恒定的斜率。

在一种实施方式中，这三个半导体层单片式地构造，也就是说，要么p⁺层构造为衬底，其中，在衬底上外延地产生n^-层并且在n^-层外延地产生n⁺层，要么n⁺层构成衬底，其中，n^-层在衬底上外延地生长并且p⁺层在n^-层上外延地生长。

根据一种扩展方案，p⁺层构造为具有50-500μm的层厚度的衬底，并且，n⁺层具有小于30μm的层厚度。替代地，n⁺层构造为具有50-400μm的层厚度的衬底，并且，p⁺层具有大于2μm的层厚度。

在另一种扩展方案中，p⁺层包括锌。n⁺层和/或n^-层优选包括铬和/或硅和/或钯和/或锡。

根据一种另外的扩展方案，由p⁺层、n^-层和n⁺层组成的堆叠状的层结构的总高度为最高150-500μm。

在另一种实施方式中，由p⁺层、n^-层和n⁺层组成的堆叠状的层结构具有矩形的或方形的表面，所述表面具有在1mm和10mm之间的边长。替代地，堆叠状的层结构具有椭圆的或圆形的表面。

在一种另外的实施方式中，由p⁺层、必要时可选的中间层、n^-层和n⁺层组成的堆叠状的层结构具有构造在n^-层和中间层或者n^-层和p⁺衬底之间的半导体键合。

要指出，表述半导体键合与表述晶片键合同义地使用。

由p⁺层和必要时可选的中间层组成的层结构构成第一子堆叠。

由n⁺层和n^-层组成的层结构构成第二子堆叠。第一子堆叠和第二子堆叠优选分别单片式地构造。

在一种扩展方案中，构成第一子堆叠，在该第一子堆叠中，从p⁺衬底出发，必要时借助外延制造可选的中间层。

优选地，构造为p^-层的中间层具有小于10¹³N/cm^-3的掺杂或者在10¹³N/cm^-3和10¹⁵N/cm^-3之间的掺杂。

在一种实施方式中，p⁺衬底在键合之前或者之后通过磨削工艺减薄到200μm和500μm之间的厚度上。

在一种实施方式中，构成第二堆叠，在该第二堆叠中，从n^-衬底出发，n^-衬底与第二堆叠通过晶片键合工艺连接。

在一种另外的工艺步骤中，使n^-衬底减薄到所期望的厚度上。优选地，n^-衬底的厚度位于50μm至250μm之间的范围内。

优选地，n^-衬底的掺杂位于10¹³N/cm^-3和10¹⁵N/cm^-3之间的范围内。晶片键合的优点在于，也可以容易地制造非常厚的、在50μm以上的n^-层。由此省去在外延的情况下长时间的沉积工艺。也可以借助晶片键合减小堆叠误差的数目。

在一种替代的实施方式中，n^-衬底具有大于10¹⁰N/cm^-3和小于10¹³N/cm^-3的掺杂。通过掺杂极其小的方式，在之前提到的实施方式中，n^-衬底也可以理解为固有的层。

在一种扩展方案中，在使n^-衬底减薄之后，借助外延或者高剂量注入来在n^-衬底上产生在10¹⁸N/cm^-3和小于5×10¹⁹N/cm^-3之间的n⁺层。n^-衬底的减薄优选借助CMP步骤、即借助化学机械式的抛光进行。

在另一种扩展方案中，在二极管结构的前侧上涂覆辅助层。接着，二极管结构的背侧可以减薄并且放置在载体上。在另一种扩展方案中，接着使前侧脱落。

在一种实施方式中，使n⁺衬底的表面和p⁺衬底的表面金属化，以便电式地连接半导体二极管。优选地，半导体二极管的阴极在金属化之后与构造为热沉的底座材料锁合地连接。换言之，阳极构造在二极管的、在p⁺层上的表面上。

研究表明，可以借助p^-中间层和n^-层的确定的组合实现不同的阻断电压。

在第一变型方案中，其包括：

p^-中间层具有在10μm至25μm之间的厚度，n^-层具有40μm和90μm之间的厚度，其中，产生大约900V的阻断电压。

在第二变型方案中，其包括：

p^-中间层具有在25μm至35μm之间的厚度，n^-层具有40μm和70μm之间的厚度，其中，产生大约1200V的阻断电压。

在第三变型方案中，其包括：

p^-中间层具有在35μm至50μm之间的厚度，n^-层具有70μm和150μm之间的厚度，其中，产生大约1500V的阻断电压。

在第一至第三变型方案中的二极管也称作所谓的Punsch二极管。

在第四变型方案中，其包括：

p^-中间层具有在10μm至25μm之间的厚度，n^-层具有60μm和110μm之间的厚度。

在第五变型方案中，其包括：

p^-中间层具有在10μm至25μm之间的厚度，n^-层具有70μm和140μm之间的厚度。

在第六变型方案中，其包括：

p^-中间层具有在35μm至50μm之间的厚度，n^-层具有80μm和200μm之间的厚度。

在第四至第六变型方案中的二极管也称作“非穿通(non reach through)”二极管。

附图说明

下面参考附图详细阐述本发明。在此，类似的部分以相同的附图标记标出。所示实施方式是强烈示意性的，也即间距和横向延展和垂直延展是不按比例的并且具有也不可导出的相互间的几何关系。在其中示出：

图1示出堆叠状的III-V族半导体二极管的根据本发明的第一实施方式的示意性的视图，

图2示出堆叠状的III-V族半导体二极管的根据本发明的实施方式的示意性的俯视图，

图3示出在根据本发明的半导体二极管的n^-层的层厚度上的掺杂物浓度的根据本发明的实施方式的示意性的视图，

图4示出在根据本发明的半导体二极管的n^-层的层厚度上的掺杂物浓度的另外的根据本发明的实施方式的示意性的视图。

具体实施方式

图1和2的图形示出根据本发明的堆叠状的III-V族半导体二极管10的第一实施方式的侧视图和俯视图。半导体二极管10具有包括三个半导体层的堆叠100以及具有第一接触层20和第二接触层22。

第一半导体层是构造为衬底的p⁺层12，其具有上侧、下侧和5·10¹⁸-5·10²⁰N/cm³的掺杂物浓度。第二半导体层为n^-层14，其具有第一表面14.1、与第一表面对置的第二表面14.2、10¹²-10¹⁷N/cm³的掺杂物浓度和50-1000μm的层厚度D2。第三半导体层为n⁺层16，其具有上侧、下侧和至少10¹⁹N/cm³的掺杂物浓度。

优选构造为p^-层的可选的中间层未示出。可选的中间层构造在n^-层14和p⁺层12之间。

这三个半导体层包括GaAs化合物或者由GaAs化合物组成。替代地，n⁺层16构造为衬底，在所述衬底上产生n^-层14以及然后产生p⁺层。

第一接触层20布置在n⁺层16的上侧上、即堆叠100的上侧上并且与n⁺层16材料锁合并且能导电地连接。

第二接触层22布置在p⁺层12的下侧上、即堆叠100的下侧上并且与p⁺层12材料锁合并且能导电地连接。

由三个半导体层组成的堆叠100具有矩形的周边，该矩形的周边具有第一边长L1和第二边长L2。根据所示出的实施例，接触层20和22也是矩形的并且具有更小的边长地构造。n⁺层16覆盖第一接触层20并且n^-层14完全或者部分地覆盖n⁺层16。

p⁺层12具有掺杂物浓度K1，其中，掺杂物浓度K1在整个层内部具有在5·10¹⁸-5·10²⁰N/cm³的范围内的基本上恒定的值。

n⁺层12具有掺杂物浓度K3，该掺杂物浓度K3也在整个层内部具有基本上恒定的值。n⁺层12的掺杂物浓度K3的值为至少10¹⁹N/cm³。

与此相反地，n^-层14具有变化的掺杂物浓度K2。n^-层14的掺杂物浓度K2在n^-层14的邻接p⁺层12的第一表面14.1上具有第一值W1并且在n^-层14的邻接n⁺层(14)的第二表面14.2上具有第二值W2，其中，不但第一值W1而且第二值W2位于10¹²-10¹⁷N/cm³的范围内，并且，掺杂物浓度K2的第二值W2是第一值W1的至少1.5倍至2.5倍。即，n^-层14的掺杂物浓度K2沿着n^-层14的层厚度D2上升。

在图3的图形中示意性地示出根据第一实施方式的、n^-层14的掺杂物浓度K2平行于n^-层14的层厚度D2的变化曲线。n^-层14的掺杂物浓度K2在第一表面14.1上具有第一值W1并且在第二表面14.2上具有第二值W2，所述第一表面的位置表示为x1，所述第二表面的位置以x2表示。掺杂物浓度K2在第一表面14.1和第二表面14.2之间或者在位置x1和x2之间阶梯形地增加，即，掺杂物浓度K2具有阶梯形的变化曲线，其中，阶梯形的变化曲线在所示出的实施例中包括三个阶梯。

例如，第一值W1为5·10¹⁴N/cm³，第二值W2为1·10¹⁶N/cm³。

在图4的图形中示意性地示出根据另一种实施方式的、n^-层14的掺杂物浓度K2平行于n^-层14的层厚度D2的替代的变化曲线。掺杂物浓度在第一值W1和第二值W2之间沿着层厚度D2稳定地并且以恒定的斜率上升，也即，n^-层14的掺杂物浓度K2具有稳定的变化曲线，所述变化曲线具有恒定的斜率。

Claims (13)

1.一种堆叠状的III-V族半导体二极管(10)，其具有：

n^-层(14)，所述n^-层具有第一表面(14.1)、与所述第一表面对置的第二表面(14.2)和10¹²-10¹⁷N/cm³的掺杂物浓度(K2)，

布置在所述n^-层和p⁺层之间的p^-掺杂的中间层，其中，所述中间层与所述p⁺层(12)材料锁合地连接并且与所述n^-层(14)材料锁合地连接，

其中，p⁺层(12)具有5·10¹⁸-5·10²⁰N/cm³的掺杂物浓度(K1)，其中，所述p⁺层(12)的掺杂物浓度(K1)在所述p⁺层(12)的整个层内部具有恒定的值，

与所述n^-层(14)的第二表面(14.2)材料锁合地连接的n⁺层(16)，其具有至少10¹⁹N/cm³的掺杂物浓度(K3)，其中，

所述p⁺层(12)、所述n^-层(14)和所述n⁺层(16)分别单片式地构造并且分别包括GaAs化合物或者由GaAs化合物组成，并且，

所述n⁺层(16)或者所述p⁺层(12)构造为衬底层，

所述n^-层(14)的掺杂物浓度(K2)在构造在所述p⁺层(12)的方向上的第一表面(14.1)上具有第一值(W1)并且在邻接所述n^-层(14)的第二表面(14.2)上具有第二值(W2)，其中，

所述n^-层(14)的掺杂物浓度(K2)的第二值(W2)是所述第一值(W1)的至少1.5倍或者至少2倍或者至少2.5倍，

所述n^-层(14)的掺杂物浓度(K2)平行于所述n^-层(14)的层厚度(D2)地从所述第一值(W1)至所述第二值(W2)具有稳定的变化曲线，其中，所述稳定的变化曲线具有恒定的斜率，

其中，所述中间层具有在10μm至25μm之间的厚度，并且所述n^-层具有40μm和90μm之间的厚度。

2.根据权利要求1所述的堆叠状的III-V族半导体二极管(10)，其特征在于，所述p⁺层(12)构造为具有50-500μm的层厚度(D1)的衬底，并且，所述n⁺层(16)具有小于30μm的层厚度(D3)。

3.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，所述n⁺层(16)构造为具有50-400μm的层厚度(D3)的衬底，并且，所述p⁺层(12)具有大于2μm的层厚度(D1)。

4.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，所述p⁺层(12)包括锌。

5.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，所述n⁺层(16)和/或所述n^-层(14)包括铬和/或硅和/或钯和/或锡。

6.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，包括所述p⁺层(12)、所述n^-层(14)和所述n⁺层(16)的堆叠状的层结构(100)的总高度为最高150μm。

7.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，包括所述p⁺层(12)、所述n^-层(14)和所述n⁺层(16)的堆叠状的层结构(100)具有矩形的表面，所述表面具有在1mm和10mm之间的边长(L1，L2)，其中，所述n⁺层(16)覆盖第一接触层(20)，并且，所述n^-层完全地或者部分地覆盖所述n⁺层。

8.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，包括所述p⁺层(12)、所述n^-层(14)和所述n⁺层(16)的堆叠状的层结构(100)具有椭圆的表面，其中，所述n⁺层(16)覆盖第一接触层(20)，并且，所述n^-层完全地或者部分地覆盖所述n⁺层。

9.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，在所述中间层具有在10¹³N/cm^-3和10¹⁵N/cm^-3之间的掺杂。

10.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，在所述中间层和所述n^-层(14)之间构造有半导体键合。

11.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，包括所述p⁺层(12)、所述n^-层(14)和所述n⁺层(16)的堆叠状的层结构(100)具有正方形的表面，所述表面具有在1mm和10mm之间的边长(L1，L2)，其中，所述n⁺层(16)覆盖第一接触层(20)，并且，所述n^-层完全地或者部分地覆盖所述n⁺层。

12.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，包括所述p⁺层(12)、所述n^-层(14)和所述n⁺层(16)的堆叠状的层结构(100)具有正圆形的表面，其中，所述n⁺层(16)覆盖第一接触层(20)，并且，所述n^-层完全地或者部分地覆盖所述n⁺层。

13.根据权利要求1或2所述的堆叠状的III-V族半导体二极管(10)，其特征在于，包括所述p⁺层(12)、所述n^-层(14)和所述n⁺层(16)的堆叠状的层结构(100)的总高度为最高500μm。