CN110061029B - 一种磁性随机存储器记忆单元及其制造方法 - Google Patents

一种磁性随机存储器记忆单元及其制造方法 Download PDF

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Abstract

本发明提供了一种磁性随机存储器记忆单元及其制造方法，磁性随机存储器记忆单元包括种子层、垂直磁参考层、隧道势垒层、磁记忆层、氧化物覆盖层、金属顶覆盖层、易氧化金属层、刻蚀阻挡层、硬掩模层。制造步骤如下：(1)沉积上述各膜层；(2)图形化磁性隧道结，刻蚀硬掩模层并停止在刻蚀阻挡层上；(3)将刻蚀后暴露出来的硬掩模层、金属顶覆盖层和易氧化金属层的周边全部氧化形成电绝缘体，将磁性隧道结的周围覆盖保护起来；(4)刻蚀磁记忆层、隧道势垒层和垂直磁参考层，直到种子层；(5)形成电介质保护层保护刻蚀后的磁性隧道结单元，并填充电介质填充层，用化学机械抛光方式将表面磨平；(6)最后在磨平的磁性隧道结单元上形成顶电极通孔层。

Description

一种磁性随机存储器记忆单元及其制造方法
技术领域
本发明涉及一种磁性随机存储器(MRAM，Magnetic Radom Access Memory)记忆单元及其制造方法，属于磁性随机存储器制造技术领域。
背景技术
近年来，采用磁性隧道结(MTJ，Magnetic Tunnel Junction)的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有：磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，使用基于自旋动量转移或称自旋转移矩(STT，Spin Transfer Torque)转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同，STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM(即pSTT-MRAM)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。
在整个MRAM的制造过程中，磁性隧道结多层膜的刻蚀工艺是非常关键的部分。由于磁性隧道结多层膜中含有多种不容易氧化的过渡金属元素，在通常的反应离子刻蚀(RIE)或离子束刻蚀(IBE)刻蚀工艺过程中，刻蚀掉的过渡金属元素大都留在了刻蚀区域附近，然后重新沉积下来，并且很大的可能是留在了MgO隧道势垒层边缘，造成记忆单元短路，极大的影响了产品的良莠率。
发明内容
本发明所要解决的技术问题是：磁性隧道结多层膜的刻蚀过程中，不可避免会产生刻蚀金属残留物沾附在隧道势垒层边缘，从而造成记忆单元电短路。
为了解决上述技术问题，本发明的第一方面，提供了一种磁性随机存储器记忆单元，包括：
设置在CMOS基底上的底电极通孔层；
设置在底电极通孔层上的种子层；
设置在种子层上的垂直磁参考层，垂直磁参考层具有固定的垂直磁化方向；
设置在垂直磁参考层上的隧道势垒层，隧道势垒层具有电绝缘性；
设置在隧道势垒层上的磁记忆层，磁记忆层具有可变的垂直磁化方向；
设置在磁记忆层上的氧化物覆盖层；
设置在氧化物覆盖层上的金属顶覆盖层；
设置在金属顶覆盖层上的易氧化金属层；
设置在易氧化金属层上的刻蚀阻挡层；
设置在刻蚀阻挡层上的硬掩模层；
以及顶电极通孔层。
进一步地，种子层的材料为Pt、Mo、Hf、Zr或W，种子层的厚度为1～10纳米。
进一步地，垂直磁参考层是一种复合超晶格多层膜，垂直磁参考层的材料结构为[Co/Z]n/Co/Ru/[Co/Z]m/Co/L/CoFeB，其中：Z是Pt、Pd、Ni中的一种；n、m为超晶格层数，n>m；Ru的厚度范围0.8～0.9纳米或0.4～0.5纳米；L是W、Mo、Ta中的一种，L的厚度范围0.1～0.5纳米。
进一步地，隧道势垒层是MgO、ZnMgO或AlMgO，隧道势垒层的厚度为0.8～1.5纳米。
进一步地，磁记忆层的材料结构为CoFeB1/Ta，W，Mo/CoFeB2，磁记忆层的厚度为0.8～3纳米，其中CoFeB1的厚度大于CoFeB2的厚度。
进一步地，氧化物覆盖层是MgO，氧化物覆盖层的厚度为0.8～1.5纳米。
进一步地，金属顶覆盖层的材料选自Pt、Pd、Ir、Rd、Ru、Ag或Au，金属顶覆盖层的厚度为0.3～1纳米。
进一步地，易氧化金属层的材料选自Mg、Al、Be、Ca、Sc、Ti、Sr、Y、Zr或Nb，易氧化金属层的厚度为1～5纳米。
进一步地，刻蚀阻挡层的材料选自Ru、Rh或Pd，刻蚀阻挡层的厚度为2～5纳米。
进一步地，硬掩模层的材料选自Ta/TaN、W/WN或Ti/TiN，硬掩模层的厚度为40～100纳米。
本发明的第二方面，提供了上述磁性随机存储器记忆单元的制造方法，包括如下步骤：
(1)在CMOS基底的底电极通孔层上依次形成种子层、垂直磁参考层、隧道势垒层、磁记忆层、氧化物覆盖层、金属顶覆盖层、易氧化金属层、刻蚀阻挡层、硬掩模层；
(2)图形化磁性隧道结，刻蚀硬掩模层并停止在刻蚀阻挡层上；
(3)通过一种或多种氧化过程，将刻蚀后暴露出来的硬掩模层、金属顶覆盖层和易氧化金属层的周边氧化形成电绝缘体，将磁性隧道结的周围覆盖保护起来；
(4)刻蚀磁记忆层、隧道势垒层和垂直磁参考层，直到种子层；
(5)以电介质保护层保护刻蚀后的磁性隧道结单元，并填充电介质填充层，用化学机械抛光方式将表面磨平；
(6)最后在磨平的磁性隧道结单元上形成顶电极通孔层。
进一步地，氧化过程是指：使用一种或多种氧化剂进行自然氧化、等离子体氧化或离子束氧化的物理化学过程。
更进一步地，氧化剂选自O2、O3或H2O2。
本发明的有益效果：本发明提供的磁性随机存储器记忆单元的制造方法，特别是针对硬掩模层刻蚀后的磁性隧道结周边进行氧化，把记忆单元外围的金属全部氧化使之成为电绝缘体，防止后续由于刻蚀磁性隧道结多层膜产生的金属残留物(RE-DEP)导致的记忆单元短路。
附图说明
图1是本发明一个较佳实施例中的磁性随机存储器多层膜沉积后的结构示意图；
图2是图1中所示多层膜经过光刻图形化和硬掩模刻蚀后的结构示意图；
图3是图2中所示多层膜表面金属氧化层的结构示意图(黑色表示部分)；
图4本发明一个较佳实施例中经过刻蚀后形成的的记忆单元的切面结构示意图；
图5是刻蚀后的记忆单元已填充电介质保护层，并且表面已经通过化学机械抛光磨平后的结构示意图；
图6是记忆单元顶部的顶电极金属通孔形成后的结构示意图。
附图标记说明：100-表面抛光的带金属通孔的CMOS基底，201-种子层，202-垂直磁参考层，203-隧道势垒层，204-磁记忆层，205-氧化物覆盖层，206-金属顶覆盖层，207-易氧化金属层，301-刻蚀阻挡层，302-硬掩模层，303-金属氧化层，401-电介质保护层，402-电介质填充层；501-顶电极通孔第一电介质层，502-顶电极通孔第二电介质层，503-顶电极通孔金属保护层，504-顶电极通孔金属主导电层。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明是关于一种磁性随机存储器(MRAM)特别是垂直自旋磁矩随机磁性存储器(STT-MRAM)的制造工艺，包括两大部分：(1)磁性隧道结多层膜的沉积；(2)记忆单元的制造工艺过程。
首先，描述使用超高真空PVD镀膜设备进行磁性隧道结多层膜沉积过程：
如图1所示，在表面抛光的带金属通孔的CMOS基底100上逐步生长种子层201、垂直磁参考层202、隧道势垒层203、磁记忆层204、氧化物覆盖层205、金属顶覆盖层206、易氧化金属层207、刻蚀阻挡层301和硬掩模层302。包括如下细分步骤：
(1)在含有底电极通孔层的CMOS基底100上沉积种子层201，种子层201的材料为Pt、Mo、Hf、Zr、或W材料，种子层201的厚度为1～10纳米。
(2)在种子层201上沉积垂直磁参考层202，垂直磁参考层202具有固定的垂直磁化方向，是一种复合超晶格多层膜，例如[Co/Z]n/Co/Ru/[Co/Z]m/Co/L/CoFeB，其中：Z是Pt、Pd、Ni中的一种，n、m为超晶格层数，一般n>m；Ru的厚度可以选在0.8～0.9纳米或0.4～0.5纳米之间，L是W、Mo、Ta中的一种，厚度介于0.1～0.5纳米。
(3)在垂直磁参考层202上生长隧道势垒层203，隧道势垒层203的材料包括MgO、ZnMgO、AlMgO等金属氧化物绝缘材料，隧道势垒层203厚度为0.8～1.5纳米。
(4)在隧道势垒层203上沉积磁记忆层204，磁记忆层204具有可变的垂直磁化方向，材料结构为CoFeB1/Ta，W，Mo/CoFeB2，磁记忆层204总厚度为0.8～3纳米，其中CoFeB1的厚度大于CoFeB2的厚度。
(5)在磁记忆层204上沉积氧化物覆盖层205，氧化物覆盖层205的材料为MgO介电质绝缘材料，其厚度为0.8～1.5纳米。
(6)在氧化物覆盖层上沉积金属顶覆盖层206，其为氧化防止层，金属覆盖层206选自Pt、Pd、Ir、Rd、Ru、Ag、Au等，金属覆盖层206的厚度为0.3～1纳米。
(7)在金属顶覆盖层206上沉积易氧化金属层207，易氧化金属层207选自Mg、Al、Be、Ca、Sc、Ti、Sr、Y、Zr、Nb等，易氧化金属层207的厚度为1～5纳米。
(8)为了便于刻蚀，在易氧化金属层207上沉积硬掩模的刻蚀阻挡层301，刻蚀阻挡层301的材料选自Ru、Rh、Pd等，刻蚀阻挡层301的厚度为2～5纳米。
(9)在刻蚀阻挡层301上沉积用于刻蚀磁性隧道结的硬掩模层302，硬掩模层302的材料选自Ta/TaN、W/WN、Ti/TiN等，硬掩模层302的厚度为40～100纳米。
(10)将上述已经形成的磁电阻元件多层膜进行高温退火，温度范围在350～500℃之间，将磁记忆层204中的非晶态的CoFeB1和CoFeB2通过结构功能层及种子层的帮助形成bcc单晶结构。
接着，描述磁性随机存储器(MRAM)记忆单元的制造过程，包括如下步骤：
(1)首先，通过光刻掩模过程图形化磁性随机存储器记忆单元，并刻蚀硬掩模层302，如图2所示。选用Cl2、C/F/H、N/F/H或者S/F气体作为主要反应离子刻蚀气体对硬掩模层302进行刻蚀，并使刻蚀停止在刻蚀阻挡层301之上；如果使用Cl刻蚀气体，需要采用高温H2O蒸气进行去Cl处理，并且用N2/H2或者N2/O2除去刻蚀有机残留物。
(2)接着，通过一种或多种氧化过程将刻蚀后暴露在外面的硬掩模层302和磁性随机存储器记忆单元的金属顶覆盖层206和易氧化金属层207全部氧化使之形成电绝缘体，将刻蚀后的磁性随机存储器记忆单元的周边覆盖保护起来，如图3所示。这里所述的氧化过程是使用一种或多种氧化剂，例如O2、O3、H2O2通过包括自然氧化、等离子体氧化或离子束氧化的物理化学过程。氧化气体流量可选在100sccm～1000sccm之间。为了使金属材料氧化彻底，等离子体氧化和离子束氧化过程可以使用较大的源电压和偏电压。
(3)然后，刻蚀磁性隧道结多层膜直到底部的金属种子层201刻蚀完成，如图4所示，从而将相邻的记忆单元隔离开来。选用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3等作为磁性隧道结多层膜主要刻蚀气体。由于添加了上述的金属表面氧化过程，磁性隧道结多层膜刻蚀过程中产生的金属残留物即使停留在MgO隧道结边缘，也不会引起记忆单元的短路。
(4)磁性隧道结多层膜刻蚀后，立即采用化学气相沉积的方法，沉积电介质保护层401(例如SiN)保护刻蚀后的磁性隧道结单元，并填充电介质填充层402(例如SiO2)将刻蚀后的部分全部填满，并用化学机械研磨将表面磨平，如图5所示。
(5)最后在磨平的磁性隧道结单元上形成顶电极通孔层，如图6所示，其中：501为第一电介质层(例如SiN)；502为第二电介质层(例如SiO2)；503为通孔金属保护层，材料通常是TaN/Ta、TiN/Ti；504为通孔金属主导电层，通常为Cu、W等。具体工序包括光刻、刻蚀、镀膜、化学机械抛光等，在磨平的磁性隧道结单元上沉积电介质双层膜或多层膜，例如SiN/SiO2或者SiO2/SiN/SiO2，然后图形化形成顶电极通孔层，沉积通孔金属保护层503，最后填充通孔金属主导电层504并磨平。
以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (9)

1.一种磁性随机存储器记忆单元的制造方法，所述磁性随机存储器记忆单元包括：设置在CMOS基底上的底电极通孔层；设置在所述底电极通孔层上的种子层；设置在所述种子层上的垂直磁参考层，所述垂直磁参考层具有固定的垂直磁化方向；设置在所述垂直磁参考层上的隧道势垒层，所述隧道势垒层具有电绝缘性；设置在所述隧道势垒层上的磁记忆层，所述磁记忆层具有可变的垂直磁化方向；设置在所述磁记忆层上的氧化物覆盖层；设置在所述氧化物覆盖层上的金属顶覆盖层；设置在所述金属顶覆盖层上的易氧化金属层；设置在所述易氧化金属层上的刻蚀阻挡层；设置在所述刻蚀阻挡层上的硬掩模层；以及顶电极通孔层，其特征在于，该方法包括如下步骤：
(1)在所述CMOS基底的底电极通孔层上依次形成所述种子层、所述垂直磁参考层、所述隧道势垒层、所述磁记忆层、所述氧化物覆盖层、所述金属顶覆盖层、所述易氧化金属层、所述刻蚀阻挡层、所述硬掩模层；
(2)图形化磁性隧道结，刻蚀所述硬掩模层并停止在所述刻蚀阻挡层上；
(3)通过一种或多种氧化过程，将氧化垂直磁参考层和刻蚀阻挡层之间的隧道势垒层、磁记忆层、氧化物覆盖层、金属顶覆盖层、易氧化金属层的周边区域氧化形成电绝缘体，将刻蚀后的磁性随机存储器记忆单元的周边覆盖保护起来；
(4)刻蚀所述磁记忆层、所述隧道势垒层和所述垂直磁参考层，直到所述种子层；
(5)以电介质保护层保护刻蚀后的磁性隧道结单元，并填充电介质填充层，用化学机械抛光方式磨平；
(6)最后在磨平的所述磁性隧道结单元上形成顶电极通孔层。
2.根据权利要求1所述的一种磁性随机存储器记忆单元的制造方法，其特征在于，所述种子层的材料为Pt、Mo、Hf、Zr或W，所述种子层的厚度为1～10纳米。
3.根据权利要求1所述的一种磁性随机存储器记忆单元的制造方法，其特征在于，
所述垂直磁参考层是一种复合超晶格多层膜，所述垂直磁参考层的材料结构为[Co/Z]n/Co/Ru/[Co/Z]m/Co/L/CoFeB，其中：Z是Pt、Pd、Ni中的一种；n、m为超晶格层数，n>m；Ru的厚度范围0.8～0.9纳米或0.4～0.5纳米；L是W、Mo、Ta中的一种，L的厚度范围0.1～0.5纳米；
所述隧道势垒层是MgO、ZnMgO或AlMgO，所述隧道势垒层的厚度为0.8～1.5纳米；
所述磁记忆层的材料结构为CoFeB1/Ta，W，Mo/CoFeB2，所述磁记忆层的厚度为0.8～3纳米，其中CoFeB1的厚度大于CoFeB2的厚度。
4.根据权利要求1所述的一种磁性随机存储器记忆单元的制造方法，其特征在于，所述氧化物覆盖层是MgO，所述氧化物覆盖层的厚度为0.8～1.5纳米。
5.根据权利要求1所述的一种磁性随机存储器记忆单元的制造方法，其特征在于，所述金属顶覆盖层的材料选自Pt、Pd、Ir、Rd、Ru、Ag或Au，所述金属顶覆盖层的厚度为0.3～1纳米。
6.根据权利要求1所述的一种磁性随机存储器记忆单元的制造方法，其特征在于，所述易氧化金属层的材料选自Mg、Al、Be、Ca、Sc、Ti、Sr、Y、Zr或Nb，所述易氧化金属层的厚度为1～5纳米。
7.根据权利要求1所述的一种磁性随机存储器记忆单元的制造方法，其特征在于，
所述刻蚀阻挡层的材料选自Ru、Rh或Pd，所述刻蚀阻挡层的厚度为2～5纳米；
所述硬掩模层的材料选自Ta/TaN、W/WN或Ti/TiN，所述硬掩模层的厚度为40～100纳米。
8.根据权利要求1所述的一种磁性随机存储器记忆单元的制造方法，其特征在于，所述氧化过程是指：使用一种或多种氧化剂进行自然氧化、等离子体氧化或离子束氧化的物理化学过程。
9.根据权利要求8所述的一种磁性随机存储器记忆单元的制造方法，其特征在于，所述氧化剂选自O2、O3或H2O2。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251360B2 (en) 2020-02-06 2022-02-15 International Business Machines Corporation MTJ capping layer structure for improved write error rate slopes and thermal stability
CN113451353B (zh) * 2020-03-26 2023-01-24 中芯国际集成电路制造(深圳)有限公司 Mram器件的形成方法
CN113838883A (zh) * 2020-06-24 2021-12-24 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN116615087A (zh) * 2022-02-07 2023-08-18 北京超弦存储器研究院 一种磁性隧道结及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150325783A1 (en) * 2010-09-14 2015-11-12 Avalanche Technology, Inc. Magnetic random access memory with perpendicular enhancement layer
US20160126454A1 (en) * 2013-10-15 2016-05-05 Everspin Technologies, Inc. Isolation of magnetic layers during etch in a magnetoresistive device
CN105609628A (zh) * 2014-12-05 2016-05-25 上海磁宇信息科技有限公司 一种制备小尺寸高质量mram元件的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150325783A1 (en) * 2010-09-14 2015-11-12 Avalanche Technology, Inc. Magnetic random access memory with perpendicular enhancement layer
US20160126454A1 (en) * 2013-10-15 2016-05-05 Everspin Technologies, Inc. Isolation of magnetic layers during etch in a magnetoresistive device
CN105637666A (zh) * 2013-10-15 2016-06-01 艾沃思宾技术公司 进行蚀刻期间在磁阻型器件中的磁性层的隔离
CN105609628A (zh) * 2014-12-05 2016-05-25 上海磁宇信息科技有限公司 一种制备小尺寸高质量mram元件的方法

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