CN110032471A

CN110032471A - 存储器系统及其操作方法

Info

Publication number: CN110032471A
Application number: CN201811013645.3A
Authority: CN
Inventors: 金长铉; 田长桓; 李宗珉
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2018-01-11
Filing date: 2018-08-31
Publication date: 2019-07-19
Anticipated expiration: 2038-08-31
Also published as: US20190213079A1; KR102430798B1; US10747619B2; KR20190085647A; CN110032471B

Abstract

本发明涉及一种存储器系统的操作方法，该方法包括：执行启动操作；确定是否连续执行了预定次数的突然断电恢复(SPOR)操作；以及根据确定结果，当执行启动操作之后经过了预定等待时间时执行另外的SPOR操作。

Description

存储器系统及其操作方法

相关申请的交叉引用

本申请要求于2018年1月11日提交的申请号为10-2018-0003757的韩国专利申请的优先权，其全部公开内容通过引用并入本文。

技术领域

本发明的各个实施例涉及一种存储器系统。特别地，实施例涉及一种包括非易失性存储器装置和控制器的存储器系统及该存储器系统的操作方法。

背景技术

计算机环境范例已经转变成使计算系统可随时随地使用的普适计算。因此，诸如移动电话、数码相机和膝上型计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。存储器系统可用作便携式电子装置的主存储器装置或辅助存储器装置。

因为不具有移动部件，所以存储器系统具有诸如以下的优点：优异的稳定性和耐用性、高信息访问速度和低功耗。具有这些优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态硬盘(SSD)。

发明内容

本发明的各个实施例涉及一种存储器系统及存储器系统的操作方法，其减弱了在突然断电恢复(SPOR)操作期间重复发生突然断电(SPO)的情况下可能发生的干扰现象。

根据本发明的实施例，一种存储器系统的操作方法包括：执行启动操作；确定是否连续执行了预定次数或更多次数的突然断电恢复(SPOR)操作；以及根据确定结果，当执行启动操作之后经过了预定等待时间时执行另外的SPOR操作。

可基于最大SPOR时间来确定预定等待时间。

可基于开放存储块扫描操作的时间来确定预定等待时间。

每当执行SPOR操作时，可随机确定预定等待时间。

每当执行SPOR操作时，可增加预定等待时间。

每当执行SPOR操作时，可减少预定等待时间。

预定等待时间可以是恒定的，而与SPOR操作的执行次数无关。

根据SPOR操作的执行次数，可将预定等待时间确定为“0”。

SPOR操作可包括：将开始日志存储在控制器的存储器中包括的日志区域中；通过扫描开放存储块来检测由于发生突然断电(SPO)而中断编程操作的边界页面；将虚拟数据编程在边界页面之后的页面中；并且将结束日志存储在日志区域中。

根据本发明的实施例，一种存储器系统包括：适于存储数据的存储器装置；以及适于控制存储器装置的控制器，其中该控制器执行启动操作，确定是否连续执行了预定次数的突然断电恢复(SPOR)操作；并且根据确定结果，当执行启动操作之后经过了预定等待时间时执行另外的SPOR操作。

可基于最大SPOR时间来确定预定等待时间。

可基于开放存储块扫描操作的执行时间来确定预定等待时间。

每当执行SPOR操作时，可随机确定预定等待时间。

每当执行SPOR操作时，可增加预定等待时间。

每当执行SPOR操作时，可减少预定等待时间。

预定等待时间可以是恒定的，而与SPOR操作的执行次数无关。

根据SPOR操作的执行次数，可将预定等待时间确定为“0”。

控制器可执行SPOR操作，其中所述SPOR操作包括：将开始日志存储在控制器的存储器中包括的日志区域中的操作；通过扫描开放存储块来检测由于发生突然断电(SPO)而中断编程操作的边界页面的操作；将虚拟数据编程在边界页面之后的页面中的操作；以及将结束日志存储在日志区域中的操作。

根据本发明的实施例，一种存储器系统的操作方法包括：执行启动操作；确定是否连续执行了预定次数的突然断电恢复(SPOR)操作；当确定连续执行了预定次数的SPOR操作时，在执行启动操作之后等待预定时间；以及当执行启动操作之后经过了预定时间时执行另外的SPOR操作。

附图说明

图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的框图。

图2是示出图1的存储器系统中采用的存储器装置的示例性配置的示意图。

图3是示出图1所示的存储器装置中的存储块的存储器单元阵列的示例性配置的电路图。

图4是示出图2所示的存储器装置的示例性三维结构的框图。

图5是示出根据本发明的实施例的存储器系统的操作的流程图。

图6是示出存储块的示意图。

图7是示出根据本发明的实施例的存储器系统的启动操作的流程图。

图8至图16是示意性地示出根据本发明的各个实施例的数据处理系统的应用示例的示图。

具体实施方式

以下参照附图更详细地描述本发明的各个实施例。然而，如本领域技术人员根据本公开内容将显而易见的是，本发明的各个元件和特征可以不同于所述实施例中所示的元件和特征来配置或布置。因此，本发明不限于本文阐述的实施例。相反，提供所描述的实施例使得本公开完整和全面，并且将本发明充分地传达给本发明所属领域的技术人员。此外，对“实施例”的参考不一定仅针对一个实施例，并且对“实施例”的不同参考不一定针对相同的实施例。在整个本公开中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。

将理解的是，虽然术语“第一”、“第二”、“第三”等可在本文使用以描述各种元件，但是这些元件不受这些术语限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可被称为第二元件或第三元件。

附图不一定按比例绘制，并且在一些情况下，为了清楚地示出所公开实施例的各个特征，比例可能已经被夸大。

将进一步理解的是，当元件被称为“连接至”或“联接到”另一元件时，它可直接在其它元件上、连接至或联接到其它元件，或者可存在一个或多个中间元件。另外，还将理解的是，当元件被称为在两个元件“之间”时，两个元件之间可以仅有一个元件或也可存在一个或多个中间元件。

本文使用的术语的目的仅是描述特定实施例而不旨在限制本发明。如本文使用的，单数形式也旨在包括复数形式，除非上下文另有清楚地说明。将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，其说明所陈述元件的存在，并不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任意和全部组合。

除非另有限定，否则本文所使用的包括技术术语和科学术语的所有术语具有与本发明所属领域中普通技术人员通常理解的含义相同的含义。将进一步理解的是，诸如在常用词典中限定的那些术语的术语应被理解为具有与它们在本公开的上下文和相关领域中的含义一致的含义并且将不以理想化或过于正式的意义来解释，除非本文如此明确地限定。

在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。本发明可在没有一些或全部这些具体细节的情况下被实施。在其它情况下，为了避免不必要地模糊本发明，未详细地描述公知的进程结构和/或进程。

也应注意的是，在一些情况下，对相关领域的技术人员显而易见的是，结合一个实施例描述的特征或元件可单独使用或与另一实施例的其它特征或元件结合使用，除非另有明确说明。

将参照附图详细描述本发明的各个实施例。

图1是示出根据本发明的实施例的数据处理系统100的框图。

参照图1，数据处理系统100可包括被可操作地联接至存储器系统110的主机102。

主机102可包括诸如移动电话、MP3播放器和膝上型计算机的各种便携式电子装置中的任何一种或诸如台式计算机、游戏机、电视(TV)和投影仪的各种非便携式电子装置中的任何一种。

主机102可包括至少一个操作系统(OS)，其可管理和控制主机102的全部功能和操作，并且使用数据处理系统100或存储器系统110来提供主机102和用户之间的操作。OS可支持与用户的目的和使用相对应的功能和操作。例如，根据主机102的移动性，OS可被划分为通用OS和移动OS。根据用户的环境，通用OS可被分为个人OS和企业OS。例如，配置为支持向一般用户提供服务的功能的个人OS可包括Windows和Chrome，以及被配置为保护和支持高性能的企业OS可包括Windows服务器、Linux和Unix。此外，被配置为支持向用户提供移动服务的功能和系统的省电功能的移动OS可包括Android、iOS和Windows Mobile。主机102可包括多个OS，并且执行OS以对存储器系统110执行与用户请求相对应的操作。

存储器系统110可响应于主机102的请求操作，以存储用于主机102的数据。存储器系统110的非限制性示例可包括固态硬盘(SSD)、多媒体卡(MMC)、安全数字(SD)卡、通用存储总线(USB)装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体卡(SMC)、个人计算机存储卡国际协会(PCMCIA)卡和记忆棒。MMC可包括嵌入式MMC(eMMC)、尺寸减小的MMC(RS-MMC)和微型-MMC等。SD卡可包括迷你-SD卡和微型-SD卡。

存储器系统110可通过各种类型的存储装置来实施。这种存储装置的示例可包括但不限于诸如DRAM动态随机存取存储器(DRAM)和静态RAM(SRAM)的易失性存储器装置和诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电RAM(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM或ReRAM)和闪速存储器的非易失性存储器装置。闪速存储器可具有三维(3D)堆叠结构。

存储器系统110可包括控制器130和存储器装置150。存储器装置150可存储用于主机102的数据，并且控制器130可控制将数据存储到存储器装置150中。

控制器130和存储器装置150可被集成到单个半导体装置中，其中单个半导体装置可被包括在如上所例示的各种类型的存储器系统中。例如，控制器130和存储器装置150可集成为一个半导体装置来构成固态硬盘(SSD)。当存储器系统110用作SSD时，可提高连接到存储器系统110的主机102的操作速度。另外，控制器130和存储器装置150可集成为一个半导体装置来构成存储卡。例如，控制器130和存储器装置150可构成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)卡，标准闪存卡(CF)，智能媒体(SM)卡，记忆棒，包括尺寸减小的MMC(RS-MMC)和微型-MMC的多媒体卡(MMC)，包括迷你-SD、微型-SD和SDHC的安全数字(SD)卡，或通用闪存(UFS)装置。

存储器系统110的非限制性应用示例可包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、3维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、构成数据中心的存储装置、能够在无线环境下传输/接收信息的装置、构成家庭网络的各种电子装置中的一个、构成计算机网络的各种电子装置中的一个、构成远程信息处理的各种电子装置中的一个、射频识别(RFID)装置或构成计算系统的各种部件中的一个。

存储器装置150可以是非易失性存储器装置，并且即使不供应电力也可保留其中存储的数据。存储器装置150可通过写入操作来存储从主机102提供的数据，并且通过读取操作将存储在其中的数据提供至主机102。存储器装置150可包括多个存储块152、154、156……(在下文中，称为“存储块152至156”)，多个存储块152-156中的每一个可包括多个页面，并且多个页面中的每一个可包括联接到字线的多个存储器单元。在实施例中，存储器装置150可以是闪速存储器。闪速存储器可具有三维(3D)堆叠结构。

因为稍后将参照图2至图4详细描述包括3D堆叠结构的存储器装置150的结构，因此在此省略对这些元件和特征的进一步描述。

控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供至主机102，并将从主机102提供的数据存储至存储器装置150中。对于该操作，控制器130可控制存储器装置150的读取操作、写入操作、编程操作和擦除操作。

控制器130可包括主机接口(I/F)132、处理器134、错误校正码(ECC)部件138、电源管理单元(PMU)140、诸如NAND闪速控制器(NFC)的存储器I/F 142以及存储器144，其全部通过内部总线可操作地联接。

主机接口132可被配置成处理主机102的命令和数据，并可通过诸如以下的各种接口协议中的一种或多种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。

ECC部件138可检测并且校正从存储器装置150读取的数据中包含的错误。换言之，ECC部件138可通过在ECC编码进程期间使用的ECC代码对从存储器装置150读取的数据执行错误校正解码进程。根据错误校正解码进程的结果，ECC部件138可输出信号，例如错误校正成功/失败信号。当错误位的数量大于可校正错误位的阈值时，ECC部件138可不校正错误位，并且可输出错误校正失败信号。

ECC部件138可通过诸如低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等的编码调制执行错误校正操作。然而，ECC部件138不限于任何特定的结构。ECC部件138可包括用于错误校正的所有电路、模块、系统或装置。

PMU 140可提供和管理控制器130的电力。

存储器I/F 142可用作用于将控制器130和存储器装置150接口连接的存储器/存储接口，使得控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器或具体地是NAND闪速存储器时，存储器I/F 142可在处理器134的控制下生成用于存储器装置150的控制信号并处理待被提供至存储器装置150的数据。存储器I/F142可用作用于处理控制器130和存储器装置150之间的命令和数据的接口(例如，NAND闪存接口)。具体地，存储器I/F 142可支持控制器130和存储器装置150之间的数据传输。

存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150执行读取操作、写入操作、编程操作和擦除操作。控制器130可将从存储器装置150读取的数据提供至主机102并可将从主机102提供的数据存储到存储器装置150中。存储器144可存储控制器130和存储器装置150执行这些操作所需的数据。

存储器144可通过易失性存储器来实施。例如，存储器144可通过静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。存储器144可设置在控制器130内部或外部。图1例示了设置在控制器130内部的存储器144。在实施例中，存储器144可通过具有在存储器144和控制器130之间传输数据的存储器接口的外部易失性存储器来实施。

处理器134可控制存储器系统110的全部操作。处理器134可驱动固件来控制存储器系统110的全部操作。固件可被称为闪存转换层(FTL)。而且，处理器134可被实现为微处理器或中央处理单元(CPU)。

例如，控制器130可通过处理器134在存储器装置150中执行由主机102请求的操作，其中处理器134被实现为微处理器或CPU。换言之，控制器130可执行与从主机102或其它来源接收的命令相对应的命令操作。控制器130可执行前台操作作为与从主机102接收到的命令相对应的命令操作。例如，控制器130可执行对应于写入命令的编程操作、对应于读取命令的读取操作、对应于擦除命令的擦除操作以及与设置参数命令或设置特征命令相对应的参数设置操作。

而且，控制器130可通过处理器134对存储器装置150执行后台操作，其中处理器134被实现为微处理器或CPU。对存储器装置150执行的后台操作可包括：将存储在存储器装置150的存储块152至156之中的一些存储块中的数据复制到其它存储块并进行处理的操作，例如垃圾收集(GC)操作；在存储块152至156之间或存储块152至156的数据之间的交换操作，例如损耗均衡(WL)操作；将存储在控制器130中的映射数据存储在存储块152至156中的操作，例如映射清除(flush)操作；或者管理存储器装置150的坏块的操作，例如在存储块152至156之中检测坏块并进行处理的坏块管理操作。

参照图2至图4详细描述根据本发明的实施例的存储器系统的存储器装置。

图2是示出存储器装置150的示意图，图3是示出存储器装置150中的存储块的存储器单元阵列的示例性配置的电路图，图4是示出存储器装置150的示例性3D结构的示意图。

参照图2，存储器装置150可包括多个存储块BLOCK0至BLOCKN-1，例如，BLOCK0(210)、BLOCK1(220)、BLOCK2(230)和BLOCKN-1(240)。存储块210、220、230和240中的每一个可包括多个页面，例如2^M个页面，页面的数量可根据电路设计而变化。例如，在一些应用中，存储块中的每一个可包括M个页面。页面中的每一个可包括联接到多个字线WL的多个存储器单元。

而且，存储器装置150可包括多个存储块，其中存储块可包括存储1位数据的单层单元(SLC)存储块和/或存储2位数据的多层单元(MLC)存储块。SLC存储块可包括由在一个存储器单元中存储一位数据的存储器单元实现的多个页面。SLC存储块可具有较快的数据操作性能和高耐用性。另一方面，MLC存储块可包括由在一个存储器单元中存储多位数据，例如两位或更多位数据的存储器单元实现的多个页面。MLC存储块可具有比SLC存储块更大的数据存储空间。换言之，MLC存储块可被高度集成。特别地，存储器装置150不仅可包括MLC存储块，而且还包括三层单元(TLC)存储块、四层单元(QLC)存储块和/或多层单元存储块等，其中MLC存储块中的每一个包括由在一个存储器单元中能够存储两位数据的存储器单元实现的多个页面，三层单元(TLC)存储块中的每一个包括由在一个存储器单元中能够存储三位数据的存储器单元实现的多个页面，四层单元(QLC)存储块中的每一个包括由在一个存储器单元中能够存储四位数据的存储器单元实现的多个页面，多层单元存储块中的每一个包括由在一个存储器单元中能够存储五位或更多位数据的存储器单元实现的多个页面。

根据本发明的实施例，存储器装置150被描述为非易失性存储器，诸如闪速存储器，例如NAND闪速存储器。然而，存储器装置150可被实现为以下中的任何一种：相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM或ReRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩磁性随机存取存储器(STT-RAM或STT-MRAM)。

存储块210、220、230和240可通过编程操作来存储从主机102传输的数据，并且通过读取操作来将所存储的数据传输到主机102。

参照图3，可对应于包括在存储器系统110的存储器装置150中的多个存储块152至156中的任意一个的存储块330可包括联接到多个相应位线BL0至BLm-1的多个单元串340。每个列的单元串340可包括一个或多个漏极选择晶体管DST和一个或多个接地选择晶体管GST。多个存储器单元MC0至MCn-1可被串联地被联接在漏极选择晶体管DST和接地选择晶体管GST之间。在实施例中，存储器单元晶体管MC0至MCn-1中的每一个可通过能够存储多位数据信息的MLC来实施。单元串340中的每一个可被电联接到多个位线BL0至BLm-1中的相应位线。例如，如图3所示，第一单元串联接到第一位线BL0，并且最后单元串联接到最后位线BLm-1。作为参照，在图3中，“DSL”表示漏极选择线，“GSL”表示接地选择线，“CSL”表示共源线。

虽然图3示出了NAND闪速存储器单元，但是本发明不限于此。注意的是，存储器单元可以是NOR闪速存储器单元或者包括其中组合了两个或更多个类型存储器单元的混合闪速存储器单元。还应注意的是，存储器装置150可以是包括作为电荷存储层的导电浮栅的闪速存储器装置，或者包括作为电荷存储层的绝缘层的电荷撷取闪速(CTF)存储器装置。

存储器装置150可进一步包括提供字线电压的电压供给310，字线电压包括根据操作模式供应至字线的编程电压、读取电压和通过电压。电压供给310的电压产生操作可由控制电路(未示出)来控制。在控制电路的控制下，电压供给310可选择存储器单元阵列的存储块(或扇区)中的一个，选择所选择的存储块的字线中的一个，并且按需要将字线电压提供给所选择的字线和未选择的字线。

存储器装置150可包括由控制电路控制的读取和写入(读取/写入)电路320。在验证/正常读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的读出放大器。在编程操作期间，读取/写入电路320可用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收待被存储到存储器单元阵列中的数据，并根据接收的数据驱动位线。读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322至326，并且页面缓冲器322至326中的每一个可包括多个锁存器(未示出)。

存储器150可由二维(2D)或三维(3D)存储器装置来实施。特别地，如图4所示，存储器装置150可由具有3D堆叠结构的非易失性存储器装置来实施。当存储器装置150具有3D结构时，存储器装置150可包括多个存储块BLOCK0至BLOCKN-1。图4是示出图1所示的存储器装置150的存储块152至156的框图。存储块152至156中的每一个可以3D结构(或垂直结构)来实现。例如，存储块152至156可以是具有在例如x轴方向、y轴方向和z轴方向的第一至第三方向上延伸的尺寸的三维结构。

包括在存储器装置150中的每个存储块330可包括在第二方向上延伸的多个NAND串NS以及在第一方向和第三方向上延伸的多个NAND串NS(未示出)。NAND串NS中的每一个可联接到位线BL、至少一个串选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL(未示出)和共源线CSL，并且NAND串NS中的每一个可包括多个晶体管结构TS(未示出)。

简而言之，存储器装置150的存储块152至156之中的每个存储块330可联接到多个位线BL、多个串选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个共源线CSL，并且每一个存储块330可包括多个NAND串NS。而且，在每一个存储块330中，一个位线BL可联接到多个NAND串NS，以在一个NAND串NS中实现多个晶体管。而且，每一个NAND串NS的串选择晶体管SST可联接到相应位线BL，并且每一个NAND串NS的接地选择晶体管GST可联接到共源线CSL。存储器单元MC可被设置在每一个NAND串NS的串选择晶体管SST和接地选择晶体管GST之间。换言之，多个存储器单元可被实现在存储器装置150的存储块152至156的每一个存储块330中。

参照图5至图7详细描述根据本发明的实施例的存储器系统中的存储器装置的数据处理操作，特别是当执行与多个命令相对应的多个命令操作时执行的数据处理操作。

图5是示出根据本发明的实施例的存储器系统，例如图1的存储器系统110的突然断电恢复(SPOR)操作的流程图。

当存储器系统110发生突然断电(SPO)之后被启动时，可执行SPOR操作。SPOR操作可包括：步骤S502，开始日志记录或存储操作；步骤S504，开放存储块扫描操作；步骤S506，虚拟数据编程操作；以及步骤S508，结束日志记录或存储操作。

在步骤S502中，控制器130可将指示开始SPOR操作的开始日志记录或存储在控制器130中包括的日志区域(未示出)中。日志区域可被包括在图1的存储器144中。

在步骤S504中，控制器130可执行扫描操作，即检测包括在存储器装置150中的多个存储块152至156之中的开放存储块。

开放存储块可包括：可被编程数据的擦除页面、被编程有数据的编程页面以及在编程操作期间由于发生SPO而停止编程操作的边界页面。

图6是示出包括8个页面的存储块，例如图3的存储块330的示例的示意图。

参照图6，页面1至页面4可以是编程页面，页面5可以是边界页面，以及页面6至页面8可以是擦除页面。

通过图5的步骤S504的开放存储块扫描操作，可在开放存储块中检测边界页面。控制器130可以从开放存储块的最后页面开始的反向顺序来执行扫描操作。控制器130可以页面为单位执行扫描操作，直到在开放存储块中检测到边界页面。

例如，在图6中，控制器130可从存储块的页面8开始扫描操作。因为页面8是擦除页面，所以控制器130可对页面7执行扫描操作。以这种方式，在执行扫描操作到作为边界页面的页面5之后，控制器130可完成开放存储块扫描操作。

重新参照图5，在步骤S506中，控制器130可执行虚拟数据编程操作。在虚拟数据编程操作期间，控制器130可控制存储器装置将虚拟数据编程到擦除页面中。在扫描顺序上，擦除页面可以是开放存储块的边界页面的先前页面。

在步骤S508中，控制器130可将指示完成SPOR操作的结束日志记录或存储在日志区域中。

同时，在SPOR操作期间可能再次发生SPO。在这种情况下，当再次执行SPOR操作时，开放存储块扫描操作可能被重复执行，因此在存储块中可能发生干扰现象。特别地，当从每个重复的SPOR操作的开始时刻经过类似时间之后发生SPO时，可能对相同的开放存储块的特定页面重复地执行扫描操作，从而可能强化该特定页面的干扰现象。本发明的实施例提出了一种方法，当在SPOR操作期间再次发生SPO并且重复出现该现象时，该方法能够通过将可能集中在特定页面的干扰现象减少或分散到多个页面，来减少存储块可靠性的劣化。

图7是示出根据本发明的实施例的存储器系统，例如图1的存储器系统110的启动操作的流程图。

当在发生SPO之后启动存储器系统110时，在步骤S702中，控制器130可检查是否是由于在SPOR操作期间发生SPO而执行启动操作。当控制器130的日志区域中记录或存储了开始日志之后未记录结束日志时，控制器130可确定在SPOR操作期间发生了SPO。

当因为在SPOR操作期间发生SPO而执行启动操作时(即，在步骤S702中为“是”)，在步骤S704中，控制器130可增加SPOR计数值。SPOR计数值可表示由于SPOR操作期间发生SPO而连续执行SPOR操作的次数。当因为在SPOR操作期间未发生SPO而未执行启动操作时(即，在步骤S702中为“否”)，在步骤S706中，控制器130可检查SPOR计数值是否超过预定阈值。

在步骤S706中，控制器130可检查SPOR计数值是否超过预定阈值。当SPOR计数值超过预定阈值时(即，在步骤S706中为“是”)，在步骤S708中，控制器130可控制存储器装置150在预定等待时间期间进行等待而不执行任何操作。当SPOR计数值未超过预定阈值时(即，在步骤S706中为“否”)，在步骤S710中，控制器130可执行开始日志记录操作。

当SPOR操作的执行在步骤S708中被延迟时，在重复的SPOR操作期间，可减少存储器装置150执行开放存储块扫描操作的次数，从而可减少由开放存储块扫描操作引起的读取干扰现象。确定等待时间的方法将在下面详细描述。

在经过等待时间之后，在步骤S710中，控制器130可执行以上参照图5所示的步骤S502所述的开始日志记录操作。在步骤S712中，控制器130可执行以上参照图5所示的步骤S504所述的开放存储块扫描操作。在步骤S714中，控制器130可执行以上参照图5所示的步骤S506所述的虚拟数据编程操作。

当成功地执行了步骤S710至S714的操作时，在步骤S716中，控制器130可初始化SPOR计数值。在步骤S718中，控制器130可执行以上参照图5所示的步骤S508所述的结束日志记录操作。因此，可完成SPOR操作。

当SPOR计数值未超过预定阈值时(即，在步骤S706中为“否”)，控制器130可执行步骤S710的操作。

当由于除在SPOR操作期间发生SPO以外的任何原因而执行启动操作时(即，在步骤S702中为“否”)，控制器130可不增加SPOR计数值，并且可在不执行步骤S704的情况下执行步骤S706。因为在未发生SPO之前或者在发生SPO之后成功地完成了SPOR操作的情况下可发生这种情况，所以SPOR计数值可能处于初始化状态。因此，可确定SPOR计数值未超过预定阈值(即，在步骤S706中为“否”)。随后，控制器130可在不执行步骤S708的情况下执行步骤S710的操作。

当在步骤S710至S718的操作期间发生SPO时，可再次启动存储器系统110，从而执行根据本发明的实施例的启动操作。因此，可经由步骤S702，在步骤S704中增加SPOR计数值，并且可执行步骤S706至S718的操作。

步骤S708的预定等待时间可以如下确定。

根据本发明的实施例，开放存储块扫描操作所需的时间可被设置为预定等待时间。假设最坏的情况，开放存储块扫描操作所需的时间可被确定为对单个存储块执行读取操作所需的时间。

同时，即使重复发生SPO，重复周期也可能不同。例如，可假设在启动存储器系统110之后直到发生SPO的时间变长。

因此，根据本发明的实施例，每当执行SPOR操作时，可逐渐增加预定等待时间。

根据本发明的实施例，每当执行SPOR操作时，可逐渐减少预定等待时间。

根据本发明的实施例，每当执行SPOR操作时，可随机确定预定等待时间。

根据本发明的实施例，开放存储块扫描操作所需的时间可被设置为预定等待时间的下限。

根据本发明的实施例，每当执行SPOR操作时，基于预定等待时间的下限，预定等待时间可被确定为如上所述的恒定时间，或者可逐渐增加或减少，或者被随机确定。

可能存在预先确定在存储器系统110中执行SPOR操作的时间上限的情况。这可被定义为最大SPOR时间。在SPOR操作期间可经过最大SPOR时间，因此当预定等待时间被确定为太长时，在经过等待时间之后，必须中途终止SPOR操作。

因此，根据本发明的实施例，可根据最大SPOR时间来确定预定等待时间的上限。例如，可将预定等待时间的上限和实际执行SPOR操作的时间之和确定为不超过最大SPOR时间。

根据本发明的实施例，每当执行SPOR操作时，基于预定等待时间的上限，预定等待时间可被随机确定或者确定为恒定时间，或者可逐渐增加或减少。

即使在存储器系统110启动之后直到发生SPO的时间足以成功地完成SPOR操作，也可能由于预定等待时间而未完成SPOR操作并且可发生SPO。

因此，根据本发明的实施例，即使SPOR计数值超过预定阈值，但是当SPOR计数值是预定数量的倍数时，可将预定等待时间设置为“0”，或者根据SPOR计数值，可将预定等待时间随机设置为“0”，从而可立即执行SPOR操作。

当在SPOR操作期间重复发生SPO时，存储器装置150可在SPOR操作开始之前的预定等待时间期间进行等待而不执行任何操作，从而可减少存储器装置150执行开放存储块扫描操作的次数。因此，可减弱由开放存储块扫描操作引起的干扰现象。

图8至图16是示意性示出根据各个实施例的图1至图7的数据处理系统的应用示例的示图。

图8是示意性地示出根据实施例的包括存储器系统的数据处理系统的示图。图8示意性示出了应用根据实施例的存储器系统的存储卡系统6100。

参照图8，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。

更具体地，存储器控制器6120可被连接至通过非易失性存储器(NVM)实施的存储器装置6130，并被配置成访问存储器装置6130。例如，存储器控制器6120可被配置成控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可被配置成提供存储器装置6130和主机(未示出)之间的接口连接并驱动固件以控制存储器装置6130。也就是说，存储器控制器6120可对应于参照图1描述的存储器系统110的控制器130，并且存储器装置6130可对应于参照图1描述的存储器系统110的存储器装置150。

因此，如图1所示，存储器控制器6120可包括随机存取存储器(RAM)、处理器、主机接口、存储器接口和错误校正部件。

存储器控制器6120可通过连接器6110与例如图1的主机102的外部装置通信。例如，如参照图1所述，存储器控制器6120可被配置成通过诸如以下的各种通信协议中的一种或多种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、高速PCI(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(EDSI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、无线保真(WI-FI或WIFI)以及蓝牙。因此，根据实施例的存储器系统和数据处理系统可应用于有线和/或无线电子装置，或者特别是移动电子装置。

存储器装置6130可通过非易失性存储器来实施。例如，存储器装置6130可利用诸如以下的各种非易失性存储器装置中的任何一种来实施：可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋转移力矩磁性RAM(STT-MRAM)。

存储器控制器6120和存储器装置6130可被集成至单个半导体装置中。例如，存储器控制器6120和存储器装置6130可被集成为形成固态硬盘(SSD)。此外，存储器控制器6120以及存储器装置6130可形成诸如以下的存储卡：PC卡(例如：个人计算机存储卡国际协会(PCMCIA))、标准闪存(CF)卡、智能媒体卡(例如，SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、微型MMC和eMMC)、数字安全(SD)卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪存(UFS)。

图9是示意性地示出根据实施例的包括存储器系统的数据处理系统6200的另一示例的示图。

参照图9，数据处理系统6200可包括具有一个或多个非易失性存储器(NVM)的存储器装置6230和用于控制存储器装置6230的存储器控制器6220。数据处理系统6200可用作诸如存储卡(CF、SD、微型SD等)或USB装置的存储介质，如参照图1描述的。存储器装置6230可对应于图1所示的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于图1所示的存储器系统110中的控制器130。

存储器控制器6220可响应于主机6210的请求控制对存储器装置6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可包括一个或多个中央处理单元(CPU)6221、诸如随机存取存储器(RAM)6222的缓冲存储器、错误校正码(ECC)电路6223、主机接口6224以及诸如NVM接口6225的存储器接口。

CPU 6221可控制对存储器装置6230的全部操作，例如读取操作、写入操作、文件系统管理操作和坏页面管理操作。RAM 6222可根据CPU 6221的控制来操作，并且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222用作工作存储器时，由CPU 6221处理的数据可以临时存储在RAM 6222中。当RAM 6222用作缓冲存储器时，RAM 6222可用于缓冲从主机6210传输到存储器装置6230或从存储器装置6230传输到主机6210的数据。当RAM 6222用作高速缓冲存储器时，RAM 6222可辅助存储器装置6230以高速运转。

ECC电路6223可对应于图1所示的控制器130的ECC部件138。如参照图1所述，ECC电路6223可生成用于校正从存储器装置6230提供的数据的失效位或错误位的错误校正码(ECC)。ECC电路6223可对被提供给存储器装置6230的数据执行错误校正编码，由此形成具有奇偶校验位的数据。奇偶校验位可被存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。ECC电路6223可使用奇偶校验位来校正错误。例如，如参照图1所述，ECC电路6223可使用低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhri-Hocquenghem，BCH)码、涡轮码、里德-所罗门码、卷积码、递归系统码(RSC)或诸如网格编码调制(TCM)或分组编码调制(BCM)的编码调制来校正错误。

存储器控制器6220可通过主机接口6224向主机6210传输数据和/或接收来自主机6210的数据，并通过NVM接口6225向存储器装置6230传输数据/接收来自存储器装置6230的数据。主机接口6224可通过并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、高速外围组件互连(PCIe)或NAND接口而连接到主机6210。存储器控制器6220可利用诸如无线保真(WiFi)或长期演进(LTE)的移动通信协议具有无线通信功能。存储器控制器6220可以连接到外部装置，例如主机6210或另一外部装置，并且然后将数据传输到外部装置和/或从外部装置接收数据。特别地，由于存储器控制器6220被配置成通过各种通信协议中的一种或多种与外部装置进行通信，因此根据实施例的存储器系统和数据处理系统可应用于有线和/或无线电子装置或特别是移动电子装置。

图10是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图10示意性示出了应用了存储器系统的固态硬盘(SSD)6300。

参照图10，SSD 6300可包括控制器6320和包括多个非易失性存储器(NVM)的存储器装置6340。控制器6320可对应于图1的存储器系统110中的控制器130，并且存储器装置6340可对应于图1的存储器系统中的存储器装置150。

更具体地，控制器6320可通过多个通道CH1至CHi连接至存储器装置6340。控制器6320可包括一个或多个处理器6321、错误校正码(ECC)电路6322、主机接口6324、缓冲存储器6325和例如非易失性存储器接口6326的存储器接口。

缓冲存储器6325可临时存储从主机6310提供的数据或从包括在存储器装置6340中的多个闪速存储器NVM提供的数据，或者临时存储多个闪速存储器NVM的元数据，例如，包括映射表的映射数据。缓冲存储器6325可由诸如动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、双数据速率(DDR)SDRAM、低功率DDR(LPDDR)SDRAM和图形RAM(GRAM)的易失性存储器实现，或者由诸如铁电RAM(FRAM)、电阻式RAM(RRAM或ReRAM)、自旋转移扭矩磁性RAM(STT-MRAM)和相变RAM(PRAM)的非易失性存储器实现。为便于描述，图10示出缓冲存储器6325存在于控制器6320中。然而，缓冲存储器6325可存在于控制器6320的外部。

ECC电路6322可在编程操作期间计算待被编程到存储器装置6340的数据的错误校正码(ECC)值，在读取操作期间基于ECC值对从存储器装置6340读取的数据执行错误校正操作，并在失效数据恢复操作期间对从存储器装置6340恢复的数据执行错误校正操作。

主机接口6324可提供与诸如主机6310的外部装置的接口功能，并且非易失性存储器接口6326可提供与通过多个通道连接的存储器装置6340的接口功能。

此外，可提供应用了图1的存储器系统110的多个SSD 6300来实施数据处理系统，例如，独立磁盘冗余阵列(RAID)系统。此时，RAID系统可包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令执行编程操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的写入命令的RAID级别信息，在SSD 6300中选择一个或多个存储器系统或SSD6300，并将对应于写入命令的数据输出到选择的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令执行读取操作时，RAID控制器可根据多个RAID级别，即，从主机6310提供的读取命令的RAID级别信息，在SSD6300中选择一个或多个存储器系统或SSD 6300，并将从所选择的SSD 6300读取的数据提供给主机6310。

图11是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图11示意性地示出应用了存储器系统的嵌入式多媒体卡(eMMC)6400。

参照图11，eMMC 6400可包括控制器6430和通过一个或多个NAND闪速存储器实施的存储器装置6440。控制器6430可对应于图1的存储器系统110中的控制器130，并且存储器装置6440可对应于图1的存储器系统110中的存储器装置150。

更具体地，控制器6430可通过多个通道连接至存储器装置6440。控制器6430可包括一个或多个内核6432、主机接口(I/F)6431和诸如NAND接口(I/F)6433的存储器接口。

内核6432可控制eMMC 6400的全部操作，主机接口6431可提供控制器6430和主机6410之间的接口功能，并且NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可用作并行接口，例如参照图1所描述的MMC接口。此外，主机接口6431可用作串行接口，例如超高速(UHS)-I和UHS-II接口。

图12至图15是示意性地示出根据一个或多个实施例的包括存储器系统的数据处理系统的其它示例的示图。图12至图15示意性地示出应用了存储器系统的通用闪速存储(UFS)系统。

参照图12至图15，UFS系统6500、6600、6700和6800可分别包括主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可用作有线和/或无线电子装置或特别是移动电子装置的应用处理器，UFS装置6520、6620、6720和6820可用作嵌入式UFS装置。UFS卡6530、6630、6730和6830可用作外部嵌入式UFS装置或可移除UFS卡。

各个UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过UFS协议与外部装置通信，例如有线和/或无线电子装置或者特别是移动电子装置通信。UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可由图1所示的存储器系统110实现。例如，在UFS系统6500、6600、6700和6800中，UFS装置6520、6620、6720和6820可参照图9至图11描述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以参照图8描述的存储卡系统6100的形式来实施。

此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810，UFS装置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可通过例如MIPI(移动产业处理器接口)中的MIPI M-PHY和MIPI UniPro(统一协议)的UFS接口彼此通信。此外，UFS装置6520、6620、6720和6820与UFS卡6530、6630、6730和6830可通过除UFS协议以外的各种协议，例如通用串行总线(USB)闪存驱动器(UFD)、多媒体卡(MMC)、安全数字(SD)、迷你-SD和微型-SD彼此通信。

在图12所示的UFS系统6500中，主机6510、UFS装置6520以及UFS卡6530中的每一个可包括UniPro。主机6510可执行交换操作，以便与UFS装置6520和UFS卡6530通信。特别地，主机6510可通过例如UniPro处的L3交换的链路层交换与UFS装置6520或UFS卡6530通信。此时，UFS装置6520和UFS卡6530可通过主机6510的UniPro处的链路层交换来彼此通信。在实施例中，为便于描述，已经例示其中一个UFS装置6520和一个UFS卡6530连接到主机6510的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至主机6510，并且多个UFS卡可并联或以星型形式连接至UFS装置6520，或者串联或以链型形式连接至UFS装置6520。

在图13所示的UFS系统6600中，主机6610、UFS装置6620和UFS卡6630中的每一个可包括UniPro，并且主机6610可通过执行交换操作的交换模块6640，例如，通过在UniPro处执行链路层交换例如L3交换的交换模块6640，与UFS装置6620或UFS卡6630通信。UFS装置6620和UFS卡6630可通过UniPro处的交换模块6640的链路层交换来彼此通信。在本实施例中，为便于描述，已经例示一个UFS装置6620和一个UFS卡6630连接到交换模块6640的配置。然而，多个UFS装置和UFS卡可并联或以星型形式连接至交换模块6640，并且多个UFS卡可串联或以链型形式连接至UFS装置6620。

在图14所示的UFS系统6700中，主机6710、UFS装置6720和UFS卡6730中的每一个可包括UniPro。主机6710可通过执行交换操作的交换模块6740，例如通过在UniPro处执行例如L3交换的链路层交换的交换模块6740，与UFS装置6720或UFS卡6730通信。此时，UFS装置6720和UFS卡6730可通过交换模块6740在UniPro处的的链路层交换来彼此通信，并且交换模块6740可在UFS装置6720内部或外部与UFS装置6720集成为一个模块。在本实施例中，为便于描述，已经例示一个UFS装置6720和一个UFS卡6730连接到交换模块6740的配置。然而，每个都包括交换模块6740和UFS装置6720的多个模块可并联或以星型形式连接至主机6710，或者串联或以链型形式彼此连接。此外，多个UFS卡可并联或以星型形式连接至UFS装置6720。

在图15所示的UFS系统6800中，主机6810、UFS装置6820和UFS卡6830中的每一个可包括M-PHY和UniPro。UFS装置6820可执行交换操作，以便与主机6810和UFS卡6830通信。特别地，UFS装置6820可以通过用于与主机6810通信的M-PHY和UniPro模块之间的交换操作和用于与UFS卡6830通信的M-PHY和UniPro模块之间的交换操作，例如通过目标标识符(ID)交换操作，来与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可通过UFS装置6820的M-PHY和UniPro模块之间的目标ID交换来彼此通信。在本实施例中，为便于描述，已经例示其中一个UFS装置6820连接到主机6810和一个UFS卡6830连接到UFS装置6820的配置。然而，多个UFS装置可并联或以星型形式连接至主机6810，或串联或以链型形式连接至主机6810，并且多个UFS卡可并联或以星型形式连接至UFS装置6820，或串联或以链型形式连接至UFS装置6820。

图16是示意性地示出根据实施例的包括存储器系统的数据处理系统的另一示例的示图。图16示意性地示出了可能应用了存储器系统的用户系统6900。

参照图16，用户系统6900可包括用户接口6910、存储器模块6920、应用处理器6930、网络模块6940、存储模块6950。

更具体地，应用处理器6930可以驱动包括在例如操作系统(OS)的用户系统6900中的部件，并且包括控制用户系统6900中包括的部件的控制器、接口、图形引擎。应用处理器6930可被设置为片上系统(SoC)。

存储器模块6920可用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可包括诸如动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2SDRAM或LPDDR3SDRAM的易失性随机存取存储器(RAM)，或诸如相变RAM(PRAM)、电阻式RAM(ReRAM)、磁阻RAM(MRAM)或铁电RAM(FRAM)的非易失性RAM。例如，可基于叠层封装(POP)来封装和安装应用处理器6930和存储器模块6920。

网络模块6940可与外部装置通信。例如，网络模块6940不仅可支持有线通信，还可支持诸如以下的各种无线通信：码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(Wimax)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示(WI-DI)，从而与有线/无线电子装置或特别是移动电子装置通信。因此，根据本发明的实施例，存储器系统和数据处理系统可应用于有线/无线电子装置。网络模块6940可被包括在应用处理器6930中。

存储模块6950可存储数据，例如从应用处理器6930接收到的数据，并且将存储的数据传输到应用处理器6930。存储模块6950可由诸如以下的非易失性半导体存储器装置实现：相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存，并且存储模块6950可被设置为诸如用户系统6900的存储卡或外部驱动器的可移除存储介质。存储模块6950可对应于参照图1描述的存储器系统110。此外，存储模块6950可被实施为如上参照图10至图15所述的SSD、eMMC和UFS。

用户接口6910可包括用于将数据或命令输入到应用处理器6930或用于将数据输出到外部装置的接口。例如，用户接口6910可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和监控器的用户输出接口。

此外，当图1的存储器系统110应用于用户系统6900的移动电子装置时，应用处理器6930可控制移动电子装置的全部操作，并且网络模块6940可用作用于控制与外部装置的有线和/或无线通信的通信模块。用户接口6910可在移动电子装置的显示/触摸模块上显示由处理器6930处理的数据或支持从触摸面板接收数据的功能。

根据本发明的实施例，一种存储器系统及存储器系统的操作方法能够通过最小化存储器系统的复杂性和性能劣化并最大化存储器装置的利用效率，来快速且稳定地利用存储器装置处理数据。

虽然已经针对具体实施例描述了本发明，但是对于本领域技术人员显而易见的是，根据本公开，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims

1.一种存储器系统的操作方法，包括：

执行启动操作；

确定是否连续执行了预定次数的突然断电恢复操作，即SPOR操作；并且

根据确定结果，当执行所述启动操作之后经过了预定等待时间时执行另外的SPOR操作。

2.根据权利要求1所述的操作方法，其中基于最大SPOR时间来确定所述预定等待时间。

3.根据权利要求1所述的操作方法，其中基于开放存储块扫描操作的时间来确定所述预定等待时间。

4.根据权利要求1所述的操作方法，其中每当执行所述SPOR操作时，随机确定所述预定等待时间。

5.根据权利要求1所述的操作方法，其中每当执行所述SPOR操作时，增加所述预定等待时间。

6.根据权利要求1所述的操作方法，其中每当执行所述SPOR操作时，减少所述预定等待时间。

7.根据权利要求1所述的操作方法，其中所述预定等待时间是恒定的，而与所述SPOR操作的执行次数无关。

8.根据权利要求1所述的操作方法，其中根据所述SPOR操作的执行次数，将所述预定等待时间确定为“0”。

9.根据权利要求1所述的操作方法，其中执行所述SPOR操作包括：

将开始日志存储在控制器的存储器中包括的日志区域中；

通过扫描开放存储块来检测由于发生突然断电，即SPO而中断编程操作的边界页面；

将虚拟数据编程在所述边界页面之后的页面中；并且

将结束日志存储在所述日志区域中。

10.一种存储器系统，包括：

存储器装置，存储数据；以及

控制器，控制所述存储器装置，

其中所述控制器执行启动操作，确定是否连续执行了预定次数的突然断电恢复操作，即SPOR操作；并且根据确定结果，当执行所述启动操作之后经过了预定等待时间时执行另外的SPOR操作。

11.根据权利要求10所述的存储器系统，其中基于最大SPOR时间来确定所述预定等待时间。

12.根据权利要求10所述的存储器系统，其中基于开放存储块扫描操作的时间来确定所述预定等待时间。

13.根据权利要求10所述的存储器系统，其中每当执行所述SPOR操作时，随机确定所述预定等待时间。

14.根据权利要求10所述的存储器系统，其中每当执行所述SPOR操作时，增加所述预定等待时间。

15.根据权利要求10所述的存储器系统，其中每当执行所述SPOR操作时，减少所述预定等待时间。

16.根据权利要求10所述的存储器系统，其中所述预定等待时间是恒定的，而与所述SPOR操作的执行次数无关。

17.根据权利要求10所述的存储器系统，其中根据所述SPOR操作的执行次数，将所述预定等待时间确定为“0”。

18.根据权利要求10所述的存储器系统，其中所述控制器执行所述SPOR操作，所述SPOR操作包括：将开始日志存储在所述控制器的存储器中包括的日志区域中的操作；通过扫描开放存储块来检测由于发生突然断电，即SPO而中断编程操作的边界页面的操作；将虚拟数据编程在所述边界页面之后的页面中的操作；以及将结束日志存储在所述日志区域中的操作。

19.一种存储器系统的操作方法，包括：

执行启动操作；

确定是否连续执行了预定次数的突然断电恢复操作，即SPOR操作；

当确定连续执行了预定次数的所述SPOR操作时，在执行所述启动操作之后等待预定时间；并且

当执行所述启动操作之后经过了所述预定时间时执行另外的SPOR操作。