CN110024080B - Soi晶圆的制造方法 - Google Patents

Soi晶圆的制造方法 Download PDF

Info

Publication number
CN110024080B
CN110024080B CN201780073727.4A CN201780073727A CN110024080B CN 110024080 B CN110024080 B CN 110024080B CN 201780073727 A CN201780073727 A CN 201780073727A CN 110024080 B CN110024080 B CN 110024080B
Authority
CN
China
Prior art keywords
wafer
bonding
drying
bonded
soi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780073727.4A
Other languages
English (en)
Other versions
CN110024080A (zh
Inventor
横川功
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Publication of CN110024080A publication Critical patent/CN110024080A/zh
Application granted granted Critical
Publication of CN110024080B publication Critical patent/CN110024080B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02043Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046Dry cleaning only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02043Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052Wet cleaning only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本发明提供了一种SOI晶圆的制造方法,包含以下步骤:通过硅氧化膜将同样由硅晶圆构成的接合晶圆及基底晶圆贴合的步骤;以及薄膜化接合晶圆的步骤,而在贴合步骤前,还包含:以亲水性的洗净液洗净两晶圆的步骤;以及通过吸引干燥或旋转干燥将洗净后的两晶圆干燥的步骤,其中,在干燥步骤结束后至开始贴合步骤为止的期间,保管两晶圆直到进行贴合步骤时的贴合速度变为20mm/秒以下为止,并且在贴合速度为20mm/秒以下的状态进行贴合。由此,提供能以简便的方法抑制外缘微小孔洞产生,而制造SOI晶圆的SOI晶圆制造方法。

Description

SOI晶圆的制造方法
技术领域
本发明涉及一种SOI晶圆的制造方法,尤其涉及通过贴合两片晶圆的SOI晶圆的制造方法。
背景技术
在室温下贴合两片硅晶圆时,有时会有在自晶圆外周端向对向侧的外周端进行结合中的最后,由于结合时的旋入导致空气残留产生,而在外缘部造成了微小的孔洞(以下亦称为外缘微小孔洞)的情况。
而外缘微小孔洞是以直径0.1~1mm左右的大小,形成在晶圆外缘部的边缘起算3~5mm的范围,且有着贴合时的结合速度越快则越是增加的倾向。
只要在使其迭合的状态下对两片晶圆局部地予以按压,便会因作用于表面粗糙度小的高精度面彼此之间的吸引力,而使晶圆的结合扩散至整体,因此通过红外线摄影机等观察这股结合波的移动,便能测定贴合速度。
一旦为了提高贴合晶圆时的结合强度而在贴合面进行等离子体处理(暴露于等离子体中而活化贴合面的处理),则在贴合速度因此变快时,就容易产生外缘微小孔洞。
在专利文献1的[0061]段中,记载了当结合速度在未满1.7cm/s的时候可抑制出现在贴合晶圆外缘部的孔洞-“边缘孔洞”。此外在专利文献2的[0005]、[0006]中,记载了当接触波速度在50nm/秒以下时,可抑制外缘部的微小孔洞。在专利文献1中,记载了通过加热而使吸附于晶圆表面的水层厚度减少;在专利文献2中,也记载了通过控制贴合环境氛围的压力、种类、黏性来控制贴合的进行速度,但这些都不能说是简便的方法。
现有技术文献
专利文献
专利文献1:日本特开2012-238873号公报
专利文献2:日本特开2007-194347号公报
发明内容
发明要解决的问题
鉴于上述问题点,本发明的目的在于提供一种SOI晶圆制造方法,能以简便的方法抑制外缘微小孔洞的产生而制造SOI晶圆。
解决问题的技术手段
为了达成上述目的,本发明提供一种SOI晶圆的制造方法,包含:贴合步骤,将由硅晶圆所构成的接合晶圆及由硅晶圆所构成的基底晶圆,通过形成于该接合晶圆及该基底晶圆中至少一个的表面的硅氧化膜,而在室温下贴合;以及薄膜化步骤,在该贴合步骤后,薄膜化该接合晶圆,而制造SOI晶圆,其中,在该贴合步骤前,还包含:洗净步骤,以亲水性的洗净液洗净该接合晶圆及该基底晶圆,以及干燥步骤,通过吸引干燥及旋转干燥中至少一个干燥方法,将进行过该洗净步骤后的接合晶圆及基底晶圆干燥,其中,在该干燥步骤结束后至开始该贴合步骤为止期间,保管该接合晶圆及该基底晶圆,直至进行该贴合步骤时的贴合速度变为20mm/秒以下为止,以及在该贴合速度为20mm/秒以下进行该贴合。
通过此种方法,在以贴合法制造SOI晶圆时,便能以只调整从该干燥步骤结束后至开始该贴合步骤为止的保管时间如此简单的方法,抑制外缘微小孔洞的产生而制造SOI晶圆。因此,由于不会伴随因导入新设备或是改造已知设备的设备投资,算是一种廉价的方法。
此时,将该保管时间设定为70分钟以上为佳。
通过设定这样的保管时间,便能更容易将贴合时的贴合速度控制在20nm/s以下。其结果,便是能更确实地抑制外缘微小孔洞的产生而制造SOI晶圆。
此外,在进行该洗净步骤前,可包含对该接合晶圆及该基底晶圆中至少一个进行等离子体处理的步骤。
如此一来,通过在洗净步骤前进行等离子体处理,便能提高贴合时晶圆彼此的结合强度。此外,只要进行等离子体处理,贴合时的贴合速度便会出现比不进行等离子体处理时更快的倾向,虽然会更容易产生外缘微小孔洞,但只要如本发明通过调整干燥步骤后的保管时间而减慢贴合速度,便能抑制外缘微小孔洞的产生。同样,对于进行容易产生外缘微小孔洞的等离子体处理的情况,本发明特别有效。
此外,以SC1溶液或SC2溶液作为该亲水性的洗净液为佳。
作为贴合前的晶圆洗净时所使用的亲水性洗净液,可合适地使用SC1溶液或SC2溶液。
此外,将该保管时间设定在5小时以下为佳。
由此,便能抑制生产性的降低。
此外,在该保管中,是以将该接合晶圆及该基底晶圆接触于温度25±5℃、湿度40±20%的氛围的方式而保管为佳。
这样的氛围与普通无尘室内的氛围程度相同。通过接触如此氛围的方式保管晶圆,便能使晶圆表面的水分减少至适当的范围。
此外,在本发明的SOI晶圆的制造方法中,在该贴合步骤后至进行最初的热处理为止期间,将该接合晶圆及该基底晶圆在贴合后的状态下放置24小时以上为佳。
由此,便能更加减少贴合后的SOI晶圆的外缘微小孔洞。
对照现有技术的功效
根据本发明的SOI晶圆的制造方法,在以贴合法制造SOI晶圆时,便能以只调整从该干燥步骤结束后至开始该贴合步骤为止的保管时间如此简单的方法,抑制外缘微小孔洞的产生而制造SOI晶圆。因此,由于不会伴随因导入新设备或是改造已知设备的设备投资,算是一种廉价的方法。
附图说明
图1是示出本发明步骤的概要的流程图。
图2是示出在实验例中所得,干燥后保管时间与贴合速度的关系的图。
图3是示出在实验例中所得,贴合速度与每片晶圆的外缘微小孔洞个数的关系的图。
具体实施方式
以下,将通过实施态样的一范例,参照图式并对本发明做详细说明,但本发明并不限定于此。
本发明的SOI晶圆的制造方法包含贴合步骤,是将由硅晶圆所构成的接合晶圆及由硅晶圆所构成的基底晶圆,通过形成于该接合晶圆及该基底晶圆中至少一者的表面的硅氧化膜,而在室温下贴合。此外,在该贴合步骤后还包含了薄膜化该贴合晶圆的薄膜化步骤。在本发明中,在上述该贴合步骤前,还包含洗净步骤及干燥步骤。洗净步骤是以亲水性的洗净液洗净该接合晶圆及该基底晶圆;而干燥步骤是通过吸引干燥及旋转干燥中至少一个干燥方法,将进行过该洗净后的接合晶圆及基底晶圆予以干燥。在本发明中,在该干燥步骤结束后至开始该贴合步骤为止期间,保管该接合晶圆及该基底晶圆,直至进行该贴合步骤时的贴合速度变为20mm/秒以下为止。经如此保管后,在该贴合速度为20mm/秒以下的状态进行该贴合。
由于吸引干燥法及旋转干燥法近乎自然干燥,故在干燥步骤结束后,硅晶圆表面依旧存在许多水分。在SOI晶圆制造中,室温贴合由于是通过水的氢键进行结合,因此晶圆表面的水分量一多,则贴合速度便会提升。但是在干燥结束后,若在如此的表面状态下保管晶圆一段时间,则晶圆表面的水分便会减少至符合环境湿度的量。如此一来,贴合速度便会下降,而能使外缘微小孔洞的产生个数减少,或是降为零。
如上述,为了抑制外缘微小孔洞而降低贴合速度的这一方法已广为人知(专利文献1、专利文献2)。但关于其具体的做法,如上述,专利文献1中记载了通过加热而使吸附于晶圆表面的水层厚度减少的做法;专利文献2中也记载了控制贴合环境(氛围、气压等)的做法,但都未记载如本发明般控制自洗净、干燥后至贴合为止的经过时间(保管时间)的做法。
以下将参照图1,更详细地说明本发明的SOI晶圆的制造方法。图1为示出本发明步骤(a~g)的概要的流程图。
首先是准备由硅晶圆所构成的接合晶圆及由硅晶圆所构成的基底晶圆(步骤a)。其中该接合晶圆及该基底晶圆中至少一个的表面需形成有硅氧化膜。表面的硅氧化膜以热氧化膜为佳。
接着便是洗净依照上述方式所准备的接合晶圆及基底晶圆(步骤c),但在那前,以对接合晶圆及基底晶圆中至少一个进行等离子体处理为佳(步骤b)。此步骤并非必要。此等离子体处理是使晶圆暴露于等离子体中而活化贴合面的处理。通过此等离子体处理,便能提高贴合完晶圆后的贴合晶圆的结合强度。然而与不进行等离子体处理时的情况相比,此等离子体处理会有贴合时的贴合速度变快的倾向,容易产生外缘微小孔洞。然而,只要通过后述步骤e的控制保管时间的做法,便能以调整干燥步骤后的保管时间来减慢贴合速度,由此抑制外缘微小孔洞的产生。
接着是以亲水性的洗净液洗净接合晶圆及基底晶圆(步骤c)。此洗净是以SC1溶液或SC2溶液进行为佳。SC1溶液为含有氨及过氧化氢的水溶液,SC2溶液为含有氯化氢及过氧化氢的水溶液,两者均能使用在硅晶圆洗净制程中普遍所使用的组成物。除此外,其他洗净条件也能适用硅晶圆洗净制程中普遍所使用的条件。
接着,通过吸引干燥及旋转干燥中至少一个干燥方法,将进行过洗净后的接合晶圆及基底晶圆予以干燥(步骤d)。关于吸引干燥及旋转干燥,可参考如日本特开2002-313689号公报。所谓的吸引干燥,便是吸引并除去晶圆表面的水分的干燥方法。吸引干燥能通过如将硅晶圆几近垂直地乘载于设置有真空吸引管道的干燥台并从晶圆下端吸引水分的方式,而除去晶圆表面的水分。由于能通过将复数片基板乘载于干燥台的方式同时干燥复数片基板,因而能获得高度的生产性。而旋转干燥则是通过利用高速旋转晶圆所得的离心力来除去硅晶圆上的水分,而能以普通的旋转干燥机来进行。另外,干燥法的典型例子之一的IPA干燥(水置换法)并不包含在本发明中所使用的干燥法中。
接着,在干燥步骤(步骤d)结束后至开始贴合步骤(步骤d)为止前,本发明具有保管步骤(步骤e)。在此保管步骤中,保管接合晶圆及基底晶圆,直至进行该贴合步骤时的贴合速度变为20mm/秒以下为止。在某些特定条件下,需要保管多少时间才能让贴合速度变为20mm/秒以下,这可通过实验轻易求得。此外,贴合速度能通过以红外线摄影机等来观察而测得。无论是吸引干燥还是旋转干燥都能残留水分于晶圆表面而调节贴合时的水分量,但如上所述,已知,只要在吸引干燥或旋转干燥结束后立刻进行贴合,贴合速度便会变得太快,而无法抑制外缘微小孔洞的产生。
只要能使贴合时的贴合速度为20mm/秒以下,保管步骤中进行保管的时间长度便无特别限定,但以50分钟以上为佳、为70分钟以上特佳。其中在保管中,是以接合晶圆及基底晶圆接触于温度25±5℃、湿度40±20%的氛围的方式保管为佳。这样的氛围与普通无尘室内的氛围程度相同。通过接触如此氛围的方式保管晶圆,便能使晶圆表面的水分减少至适当的范围。考虑到生产性,保管时间以为5小时以下为佳。
如同吸引干燥,若是一次将收纳于晶圆乘载座的多片晶圆干燥的情况,则能够直接保管在干燥装置内,也能连同晶圆乘载座整个移至无尘室内的清洁台或是其他保管用容器而进行保管。
接着,通过形成于接合晶圆及基底晶圆中至少一个的表面的硅氧化膜,而将接合晶圆及基底晶圆在室温下贴合(步骤f)。其中,由于本发明进行了上述保管步骤,变为20mm/秒以下,外缘微小孔洞的产生也受到抑制。
在贴合步骤(步骤f)后进行将接合晶圆薄膜化的薄膜化步骤(步骤g)。由此制造SOI晶圆。此薄膜化可通过离子注入剥离进行,也可通过轮磨、抛光、蚀刻等方法达成。通过离子注入剥离而进行薄膜化时,需至少在洗净步骤(步骤c)前,预先于接合晶圆设置氢离子等的离子注入层。且通过于贴合后进行热处理(剥离热处理),从而能在该离子注入层进行剥离,而将接合晶圆薄膜化。而通过离子注入剥离法时,可在剥离热处理后、或是与剥离热处理同时进行结合热处理。由此便能提高贴合晶圆的结合强度。通过轮磨、抛光、蚀刻等方法进行薄膜化时,以在进行轮磨等过程前进行结合热处理以提高贴合晶圆的结合强度为佳。
尽管本发明是如以上方式制造SOI晶圆,但也可具备上述以外的步骤。例如,也可如下文般,具有在贴合后至最初的热处理为止进行24小时以上的保管的贴合后保管步骤。
关于贴合后的晶圆保管
根据发明人的调查发现,在室温下所贴合的晶圆上所产生的外缘微小孔洞,有些以当时的状态放置1天~数天后便会消失。其原因并不完全清楚,但可以想见大概是气泡跑出至晶圆的外侧的原因。
因此,如果在室温下贴合完成当下的状态下完全没有产生外缘微小孔洞,便可直接进行热处理(离子注入剥离法时为剥离热处理,以轮磨、抛光进行薄膜化时为结合热处理),如果是产生了些许外缘微小孔洞的情况,则以在贴合步骤后至进行最初的热处理为止期间,将接合晶圆及基底晶圆在贴合后的状态下在室温放置长时间(24小时以上)后再进行热处理为佳。然而考虑到生产性,也可不进行这种贴合后的放置(一天~数天)。此外,此放置时间也可缩短为更短的时间(例如6小时以上)。
实施例
对于通过贴合制造SOI晶圆时,其中干燥步骤结束后的保管时间(经过时间)与贴合速度的关系,发明人通过以下方式进行了调查。此外,也调查了贴合速度与外缘微小孔洞产生的关系。
准备直径300nm、主面的晶体方位<100>的单晶硅晶圆,作为接合晶圆。此外,以190mm的厚度形成热氧化膜。再于此接合晶圆进行剥离用的氢离子注入,形成氢离子注入层。
准备直径300nm、主面的晶体方位<100>的单晶硅晶圆,作为基底晶圆。此基底晶圆不形成热氧化膜,也不形成氢离子注入层。
接着,对上述接合晶圆及基底晶圆双方进行等离子体处理。其中该等离子体处理是以氧等离子体进行。
接着进行贴合前的洗净。具体而言,对进行过上述等离子体处理的两晶圆进行SC1洗净。当洗净结束后,再对两晶圆进行吸引干燥。
接着,直至贴合为止进行保管。保管是为保管在晶圆容器的FOUP(Front-OpeningUnified Pod)内。保管环境为温度22℃,湿度40%。这与无尘室内的氛围相同。并且使此保管步骤中的保管时间在18分钟~130分钟的范围内变化。
在上述条件下进行过保管后,便在室温下进行贴合。贴合后,再以500℃、30分钟的条件进行剥离热处理,在氢离子注入层进行剥离。
剥离完成后,进行孔洞观察。具体而言,便是在荧光灯下或是聚光灯下,目视观察剥离结束后的贴合晶圆。
干燥步骤结束后的保管时间与贴合速度的关系示于图2。根据图2发现,一旦保管时间超过约50分钟,贴合速度便会变得慢于20mm/秒,而当保管时间在70分钟以上,贴合速度便会在约19.5mm/秒处几近达到速度底线。
通过调整贴合前的SC-1洗净条件(药液温度、药液浓度、洗净时间)改变洗净后的表面粗糙度而使贴合速度改变,来调查贴合速度与每1片晶圆的外缘微小孔洞产生处的关系,并将其结果示于图3。发现只要贴合速度变为约20mm/秒以下,便几乎不会产生外缘微小孔洞。另外,贴合速度是通过红外线摄影机观察结合波,测量结合波自晶圆一端移动至对面另一端的时间,再从该时间和晶圆直径算出。
实施例
以下将呈现实施例及比较例,对本发明做更具体的说明,但本发明并不限定于这些实施例。
实施例1
除了将干燥步骤结束后至进行室温下贴合为止的经过时间(保管时间)订为70分钟以外,在与实验例同样条件下制作1批次(25片)的贴合SOI晶圆。此时,由于是连续贴合25片,所以尽管第1片的保管时间是70分钟,但第25片的保管时间却会变成120分钟。因此,保管时间才会在70分钟~120分钟的范围内变动。这时,贴合速度是在19.0~19.5mm/秒的范围内。其结果,外缘微小孔洞平均为0.8个/片。
实施例2
除了将干燥步骤结束后至进行室温下贴合为止的保管时间订为50分钟以外,在与实验例同样条件下制作1批次(25片)的贴合SOI晶圆。此时同于实施例1,连续贴合25片。因此尽管第1片的保管时间是50分钟,但第25片的经过时间就变成100分钟。也就是,保管时间才会在50分钟~100分钟的范围内变动。这时,贴合速度是在19.5~20.0mm/秒的范围内。其结果,外缘微小孔洞平均为4.8个/片。
实施例3
除了将在室温下贴合完当下的晶圆直接在室温下放置1天(24小时)后进行剥离热处理外,在与实施例1同样条件下制作1批次(25片)的贴合SOI晶圆。其结果,外缘微小孔洞平均为0.08个/片。
实施例4
除了将在室温下贴合完当下的晶圆直接在室温下放置4天后进行剥离热处理外,在与实施例2同样条件下制作1批次(25片)的贴合SOI晶圆。其结果,外缘微小孔洞平均为0.2个/片。
比较例1
除了未调整干燥步骤结束后至进行室温下贴合为止的经过时间(保管时间)以外,在与实施例同样条件下制作5片贴合SOI晶圆。干燥步骤结束后至进行室温下贴合为止的时间为5分钟以下。此时,贴合速度在22~25mm/秒的范围内。其结果,外缘微小孔洞平均为310个/片。
根据实施例1~4的结果发现,通过调整干燥步骤结束后至进行室温下贴合为止的时间而使贴合时的贴合速度为20mm/秒以下,便能抑制外缘微小孔洞的产生。此外,根据实施例3、4的结果发现,通过将贴合后的晶圆保管24小时以上直至最初的热处理为止,便能抑制外缘微小孔洞的产生。
另外,本发明并不限定于上述的实施方式。上述实施方式为举例说明,凡具有与本发明的申请专利范围所记载的技术思想实质上同样的构成,产生相同的功效,均包含在本发明的技术范围内。

Claims (11)

1.一种SOI晶圆的制造方法,包含:
贴合步骤,将由硅晶圆所构成的接合晶圆及由硅晶圆所构成的基底晶圆,通过形成在所述接合晶圆及所述基底晶圆中至少一个的表面的硅氧化膜,在室温下贴合;以及
薄膜化步骤,在所述贴合步骤后,薄膜化所述接合晶圆,而制造SOI晶圆,
其中,在所述贴合步骤前,还包含:
洗净步骤,以亲水性的洗净液洗净所述接合晶圆及所述基底晶圆,以及
干燥步骤,通过吸引干燥及旋转干燥中至少一个干燥方法,将进行过所述洗净步骤后的接合晶圆及基底晶圆予以干燥,
其中,在所述干燥步骤结束后至开始所述贴合步骤为止期间,以50分钟以上5小时以下的时间保管所述接合晶圆及所述基底晶圆,直至进行所述贴合步骤时的贴合速度变为20mm/秒以下为止,以及
所述贴合速度为20mm/秒以下而进行所述贴合。
2.根据权利要求1所述的SOI晶圆的制造方法,其中,所述保管的时间订为70分钟以上。
3.根据权利要求1所述的SOI晶圆的制造方法,其中,在进行所述洗净步骤前,包含步骤:对所述接合晶圆及所述基底晶圆中至少一个进行电浆处理。
4.根据权利要求2所述的SOI晶圆的制造方法,其中,在进行所述洗净步骤前,包含步骤:对所述接合晶圆及所述基底晶圆中至少一个进行电浆处理。
5.根据权利要求1所述的SOI晶圆的制造方法,其中,以SC1溶液或SC2溶液作为所述亲水性的洗净液。
6.根据权利要求2所述的SOI晶圆的制造方法,其中,以SC1溶液或SC2溶液作为所述亲水性的洗净液。
7.根据权利要求3所述的SOI晶圆的制造方法,其中,以SC1溶液或SC2溶液作为所述亲水性的洗净液。
8.根据权利要求4所述的SOI晶圆的制造方法,其中,以SC1溶液或SC2溶液作为所述亲水性的洗净液。
9.根据权利要求1至8中任一项所述的SOI晶圆的制造方法,其中,在所述保管中,以所述接合晶圆及所述基底晶圆接触于温度25±5℃、湿度40±20%的氛围的方式而保管。
10.根据权利要求1至8中任一项所述的SOI晶圆的制造方法,其中,在所述贴合步骤后至进行最初的热处理为止期间,将所述接合晶圆及所述基底晶圆在贴合后的状态下放置24小时以上。
11.根据权利要求9所述的SOI晶圆的制造方法,其中,在所述贴合步骤后至进行最初的热处理为止期间,将所述接合晶圆及所述基底晶圆在贴合后的状态下放置24小时以上。
CN201780073727.4A 2016-12-19 2017-11-27 Soi晶圆的制造方法 Active CN110024080B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-245620 2016-12-19
JP2016245620A JP6558355B2 (ja) 2016-12-19 2016-12-19 Soiウェーハの製造方法
PCT/JP2017/042334 WO2018116746A1 (ja) 2016-12-19 2017-11-27 Soiウェーハの製造方法

Publications (2)

Publication Number Publication Date
CN110024080A CN110024080A (zh) 2019-07-16
CN110024080B true CN110024080B (zh) 2023-05-02

Family

ID=62627751

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780073727.4A Active CN110024080B (zh) 2016-12-19 2017-11-27 Soi晶圆的制造方法

Country Status (7)

Country Link
US (1) US10763157B2 (zh)
EP (1) EP3557607B1 (zh)
JP (1) JP6558355B2 (zh)
KR (1) KR102447215B1 (zh)
CN (1) CN110024080B (zh)
TW (1) TWI763749B (zh)
WO (1) WO2018116746A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US11664357B2 (en) * 2018-07-03 2023-05-30 Adeia Semiconductor Bonding Technologies Inc. Techniques for joining dissimilar materials in microelectronics
CN112368828A (zh) * 2018-07-03 2021-02-12 伊文萨思粘合技术公司 在微电子学中用于接合异种材料的技术
TW202401619A (zh) * 2022-03-11 2024-01-01 美商應用材料股份有限公司 供用於混合接合之晶粒及基板的環境控制所用之裝置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03250617A (ja) * 1990-02-28 1991-11-08 Shin Etsu Handotai Co Ltd 接合ウエーハの製造方法
US5998281A (en) * 1995-08-17 1999-12-07 Shin-Etsu Handotai Co., Ltd. SOI wafer and method for the preparation thereof
JP2000021802A (ja) * 1998-06-30 2000-01-21 Sumitomo Metal Ind Ltd 半導体基板の製造方法
JP2001093789A (ja) * 1999-09-27 2001-04-06 Komatsu Electronic Metals Co Ltd 貼り合せsoiウェーハの製造方法
JP2003309101A (ja) * 2002-04-18 2003-10-31 Shin Etsu Handotai Co Ltd 貼り合せ基板の製造方法
JP2006080314A (ja) * 2004-09-09 2006-03-23 Canon Inc 結合基板の製造方法
CN101317258A (zh) * 2005-11-28 2008-12-03 硅绝缘体技术有限公司 通过分子黏附进行键合的方法和设备
JP2009155652A (ja) * 2002-06-03 2009-07-16 Three M Innovative Properties Co 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置
JP2013055184A (ja) * 2011-09-02 2013-03-21 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09331049A (ja) 1996-04-08 1997-12-22 Canon Inc 貼り合わせsoi基板の作製方法及びsoi基板
US20020069899A1 (en) * 2000-06-26 2002-06-13 Verhaverbeke Steven Verhaverbeke Method and apparatus for removing adhered moisture form a wafer
JP4628580B2 (ja) * 2001-04-18 2011-02-09 信越半導体株式会社 貼り合せ基板の製造方法
US7109092B2 (en) * 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
JP2007194349A (ja) * 2006-01-18 2007-08-02 Canon Inc 基板の製造方法
JP2007194347A (ja) * 2006-01-18 2007-08-02 Canon Inc 貼り合わせ装置
US7575988B2 (en) * 2006-07-11 2009-08-18 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a hybrid substrate
FR2912839B1 (fr) * 2007-02-16 2009-05-15 Soitec Silicon On Insulator Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud
KR20090107919A (ko) * 2008-04-10 2009-10-14 신에쓰 가가꾸 고교 가부시끼가이샤 접합 기판의 제조 방법
TWI492275B (zh) 2008-04-10 2015-07-11 Shinetsu Chemical Co The method of manufacturing the bonded substrate
FR2990054B1 (fr) * 2012-04-27 2014-05-02 Commissariat Energie Atomique Procede de collage dans une atmosphere de gaz presentant un coefficient de joule-thomson negatif.
US9870922B2 (en) * 2014-04-25 2018-01-16 Tadatomo Suga Substrate bonding apparatus and substrate bonding method

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03250617A (ja) * 1990-02-28 1991-11-08 Shin Etsu Handotai Co Ltd 接合ウエーハの製造方法
US5998281A (en) * 1995-08-17 1999-12-07 Shin-Etsu Handotai Co., Ltd. SOI wafer and method for the preparation thereof
JP2000021802A (ja) * 1998-06-30 2000-01-21 Sumitomo Metal Ind Ltd 半導体基板の製造方法
JP2001093789A (ja) * 1999-09-27 2001-04-06 Komatsu Electronic Metals Co Ltd 貼り合せsoiウェーハの製造方法
JP2003309101A (ja) * 2002-04-18 2003-10-31 Shin Etsu Handotai Co Ltd 貼り合せ基板の製造方法
JP2009155652A (ja) * 2002-06-03 2009-07-16 Three M Innovative Properties Co 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置
JP2006080314A (ja) * 2004-09-09 2006-03-23 Canon Inc 結合基板の製造方法
CN101317258A (zh) * 2005-11-28 2008-12-03 硅绝缘体技术有限公司 通过分子黏附进行键合的方法和设备
JP2013055184A (ja) * 2011-09-02 2013-03-21 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法

Also Published As

Publication number Publication date
CN110024080A (zh) 2019-07-16
WO2018116746A1 (ja) 2018-06-28
JP6558355B2 (ja) 2019-08-14
TWI763749B (zh) 2022-05-11
EP3557607A1 (en) 2019-10-23
EP3557607A4 (en) 2020-08-26
EP3557607B1 (en) 2022-08-10
US20190295883A1 (en) 2019-09-26
US10763157B2 (en) 2020-09-01
JP2018101663A (ja) 2018-06-28
KR20190097025A (ko) 2019-08-20
KR102447215B1 (ko) 2022-09-26
TW201839797A (zh) 2018-11-01

Similar Documents

Publication Publication Date Title
CN110024080B (zh) Soi晶圆的制造方法
US7867877B2 (en) Method for manufacturing SOI wafer
TWI595561B (zh) Method of manufacturing hybrid substrate and hybrid substrate
EP3104395B1 (en) Method for manufacturing laminated wafer
US9496130B2 (en) Reclaiming processing method for delaminated wafer
KR20090037319A (ko) 접합 웨이퍼의 제조 방법
JP2007149723A (ja) 貼り合わせウェーハの製造方法
WO2006109614A1 (ja) Soiウェーハの製造方法およびこの方法により製造されたsoiウェーハ
WO2009110174A1 (ja) 貼り合わせウェーハの製造方法
TWI685019B (zh) 絕緣體上矽晶圓的製造方法
JP5780234B2 (ja) Soiウェーハの製造方法
JP2011103409A (ja) ウェーハ貼り合わせ方法
JP2008066500A (ja) 貼り合わせウェーハおよびその製造方法
JP6643873B2 (ja) 2枚の基板を積層する方法
JP5564785B2 (ja) 貼り合わせ基板の製造方法
EP3029730B1 (en) Bonded wafer manufacturing method
JP2010045345A (ja) 貼り合わせウェーハの製造方法
JP2004128389A (ja) 貼り合わせsoiウエーハの製造方法
JP6117134B2 (ja) 複合基板の製造方法
KR20160052551A (ko) 접합 웨이퍼의 제조방법
JP2009252948A (ja) 貼り合わせウェーハの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant