CN110021312B - 操作集成电路装置的方法及存储器 - Google Patents

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Abstract

本发明涉及操作集成电路装置的方法及存储器，所述方法包含：将特定电压电平施加到输入/输出I/O缓冲器的第一输入且施加到所述I/O缓冲器的第二输入；确定所述I/O缓冲器是否被视为展现偏移；及如果所述I/O缓冲器被视为展现偏移，那么在将所述特定电压电平施加到所述I/O缓冲器的所述第一输入且施加到所述I/O缓冲器的所述第二输入的同时将调整施加到所述I/O缓冲器偏移。

Description

操作集成电路装置的方法及存储器
技术领域
本发明一般来说涉及集成电路架构及操作，且特定来说，在一或多个实施例中，本发明涉及输入或输出(I/O)缓冲器偏移减轻。
背景技术
集成电路装置横跨宽广范围的电子装置。一种特定类型包含存储器装置，其通常简称为存储器。存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成用于宽广范围的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。经由电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)，所述存储器单元的阈值电压(Vt)的改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器或其它非易失性存储器的常见使用包含：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、移动电话及可装卸式存储器模块，且非易失性存储器的使用不断扩展。
NAND快闪存储器是一种常见类型的快闪存储器装置，如此称谓是针对其中布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器的存储器单元阵列经布置使得所述阵列的行的每一存储器单元的控制栅极连接在一起以形成存取线，例如，字线。所述阵列的列包含共同串联连接在一对选择栅极(例如，源极选择晶体管与漏极选择晶体管)之间的存储器单元串(通常称作NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如，列位线。已知在存储器单元串与源极之间及/或在存储器单元串与数据线之间使用多于一个选择栅极的变化形式。
输入或输出缓冲器通常用于集成电路装置中来调节所接收数据或选通信号以便提供具有经良好界定的逻辑电平的输出信号，供内部使用或传输到外部装置。此类缓冲器通常包含某种形式的差分放大器，其响应于两个输入电压信号，例如，互补选通信号或数据信号及参考电压。在理想情境中，差分放大器将操作以在两个输入电压信号交叉时(例如，当其相等时)转变其输出电压信号。然而，典型集成电路制作中固有的可变性或信号端接阻抗的不平衡可导致电压偏移，使得缓冲器可在除两个输入电压信号相等时以外的点转变其输出电压信号。此行为可以是围绕缓冲器的设置及保持时间要求的显著误差源。
发明内容
在一个方面中，本申请案提供一种操作集成电路装置的方法，其包括：将特定电压电平施加到输入/输出(I/O)缓冲器的第一输入且施加到所述I/O缓冲器的第二输入；确定所述I/O缓冲器是否被视为展现偏移；及如果所述I/O缓冲器被视为展现偏移，那么在将所述特定电压电平施加到所述I/O缓冲器的所述第一输入且施加到所述I/O缓冲器的所述第二输入的同时，将调整施加到所述I/O缓冲器偏移。
在另一方面中，本申请案提供一种操作集成电路装置的方法，其包括：经由裸片上端接装置将特定电压电平施加到所述集成电路装置的输入缓冲器的第一输入；将所述特定电压电平施加到所述输入缓冲器的第二输入；确定所述输入缓冲器是否被视为展现偏移；如果所述输入缓冲器被视为展现偏移，那么在将所述特定电压电平施加到所述输入缓冲器的所述第一输入且施加到所述输入缓冲器的所述第二输入的同时，将调整施加到所述输入缓冲器偏移；增加所述调整的量值直到所述输入缓冲器的输出的逻辑电平转变为止；及响应于所述转变，存储用于所述集成电路装置的对应于导致所述转变的所述调整的修整设定。
在另一方面中，本申请案提供一种操作集成电路装置的方法，其包括：将所述集成电路装置的输入缓冲器的第一输入连接到所述输入缓冲器的第二输入；将特定电压电平施加到所述输入缓冲器的所述第一输入；确定I/O缓冲器是否被视为展现偏移；如果所述输入缓冲器被视为展现偏移，那么在将所述输入缓冲器的所述第一输入连接到所述输入缓冲器的所述第二输入的同时，将调整施加到所述I/O缓冲器偏移；增加所述调整的量值直到所述输入缓冲器的输出的逻辑电平转变为止；及响应于所述转变，存储用于所述集成电路装置的对应于导致所述转变的所述调整的修整设定。
在另一方面中，本申请案提供一种存储器，其包括：存储器单元阵列；输入缓冲器，其具有第一输入、第二输入及输出，所述输出经配置以用于提供在将数据存储到所述存储器单元阵列时使用的信号；及校准逻辑，其选择性地连接到所述输入缓冲器的所述输出，且经配置以在将特定电压电平施加到所述输入缓冲器的所述第一输入且施加到所述输入缓冲器的所述第二输入的同时确定所述输入缓冲器是否展现偏移，并且在将所述特定电压电平施加到所述输入缓冲器的所述第一输入且施加到所述输入缓冲器的所述第二输入的同时将调整施加到所述输入缓冲器的所述偏移，直到所述输入缓冲器的所述输出的逻辑电平转变为止。
附图说明
图1是根据实施例的作为电子系统的部分与处理器通信的存储器的简化框图。
图2A到2B是可在参考图1描述的类型的存储器中使用的存储器单元阵列的部分的示意图。
图3A是演示不具有偏移的输入缓冲器行为的通用波图。
图3B是演示具有偏移的输入缓冲器行为的通用波图。
图4A是根据实施例的利用裸片上端接的集成电路装置的一部分的示意性框图。
图4B是根据另一实施例的不具有裸片上端接的集成电路装置的一部分的示意性框图。
图4C是根据又一实施例的集成电路装置的一部分的示意性框图。
图4D是根据又一实施例的集成电路装置的一部分的示意性框图。
图5A到5E描绘根据实施例的校准电路及输入缓冲器的代表性结构及连接的各种实例。
图6是根据实施例的在集成电路装置中操作的方法的流程图。
图7是根据实施例的在集成电路装置中操作的方法的流程图。
图8A到8B是根据实施例的在集成电路装置中操作的方法的流程图。
图9A到9D是根据实施例的在集成电路装置中操作的方法的流程图。
具体实施方式
在以下详细描述中，参考形成本文的一部分的附图，且附图中以图解说明的方式展示特定实施例。在图式中，相同参考编号遍及数个视图描述基本上类似的组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解以下详细描述。
本文中使用的术语“半导体”可指(举例来说)材料层、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂及未掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中提及半导体时，可已利用先前过程步骤来在基底半导体结构中形成区域/结，且术语半导体可包含含有此些区域/结的下伏层。
如本文中所使用，术语“导电(conductive)”以及其各种相关形式(例如，导电(conduct)、导电地(conductively)、导电(conducting)、导电(conduction)、导电性(conductivity)等)指导电(electrically conductive)，除非从上下文另外显而易见。类似地，如本文中所使用，术语“连接(connecting)”及其各种相关形式(例如，连接(connect)、经连接(connected)、连接(connection)等)指电连接，除非从上下文另外显而易见。
将使用存储器装置的输入缓冲器的实例来论述各种实施例。然而，应理解，本文中揭示的概念也可应用于输出缓冲器以及其它形式的集成电路装置。
输入缓冲器偏移可为围绕缓冲器的设置及保持时间要求的显著误差源。设置时间(tDS)可界定为在缓冲器的输入处必须存在有效数据的锁存时钟(例如，数据选通)边缘之前的最小时间。保持时间(tDH)可界定为在输入缓冲器的输入处必须存在数据的锁存时钟边缘之后的最小时间。设置与保持时间一起界定围绕时钟边缘(上升及/或下降)的“窗口”，在此期间数据线(DQ)上的数据必须是有效的。tDS及tDH的值通常由业界、客户或内部标准界定，通常为最小时间周期。集成电路装置通常经设计而以超出这些标准中的每一者的边际或额外时间操作。然而，典型集成电路制作中固有的可变性或信号端接阻抗的不平衡可导致输入缓冲器的电压偏移，这可引起tDS/tDH边际的损失且可导致无法在这些标准内操作。各种实施例通过在将特定电压电平施加到I/O缓冲器的第一及第二输入的同时将调整施加到I/O缓冲器直到I/O缓冲器的输出的逻辑电平转变为止来促进缓冲器偏移的减轻。在施加调整的同时主动地将特定(例如，已知)电压电平施加到I/O缓冲器的输入可促进缓冲器偏移减轻的改善。举例来说，通过选择接近(例如，等于)I/O缓冲器的所要转变点的电压电平，可更有效地减轻在正常操作条件下的缓冲器偏移。
图1是根据实施例的作为呈电子系统的形式的第三设备的部分与呈处理器130的形式的第二设备通信的呈存储器(例如，存储器装置)100的形式第一设备(例如，集成电路装置)的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、蜂窝式电话等等。处理器130(例如，在存储器装置100外部的控制器)可以是存储器控制器或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(共同称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(共同称为位线)。单个存取线可与多于一个存储器单元逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够经编程到至少两个数据状态中的一者。
行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112及行解码电路108以及列解码电路110通信以在进行解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。校准逻辑126可以是控制逻辑116的组件且可与I/O控制电路112通信。校准逻辑126(例如，控制器，例如状态机)可根据实施例执行用于I/O控制电路112的I/O缓冲器电路(图1中未展示)的校准的方法。虽然描绘为控制逻辑116的一部分，但校准逻辑126可表示单独控制逻辑。修整寄存器128可与控制逻辑116通信以存储例如响应于校准逻辑126接收的修整设定。尽管描绘为单独存储寄存器，但修整寄存器128可表示存储器单元阵列104的一部分。修整设定通常是集成电路装置用来界定待在所述集成电路装置的操作期间使用的电压、控制信号、时序、数量等的值的值。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令控制对存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以根据本文中描述的实施例执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还可与高速缓冲存储器寄存器118通信。高速缓冲存储器寄存器118可如控制逻辑116所引导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；然后可将来自I/O控制电路112的新数据锁存于高速缓冲存储器寄存器118中。在读取操作期间，可将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理器130；然后可将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。状态寄存器122与I/O控制电路112及控制逻辑116通信以锁存状态信息以供输出到处理器130。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。取决于存储器装置100的性质，可经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，命令可经由I/O控制电路112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收且可写入到命令寄存器124中。地址可经由I/O控制电路112处的I/O总线134的输入/输出(I/O)引脚[7:0]接收且可写入到地址寄存器114中。数据可经由I/O控制电路112处的用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收且可写入到高速缓冲存储器寄存器118中。数据可随后写入到数据寄存器120中用于编程存储器单元阵列104。对于另一实施例，高速缓冲存储器寄存器118可忽略，且数据可直接写入到数据寄存器120中。数据也可经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出。I/O总线134可进一步包含可提供用于数据输入及输出的同步参考的互补数据选通DQS及DQSN。尽管可参考I/O引脚，但其可包含通过外部装置(例如，处理器130)提供到存储器装置100的电连接的任何导电节点，例如，通常使用的导电垫或导电凸块。
所属领域的技术人员将了解，可提供额外电路及信号，且图1的存储器装置100已经简化。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性隔离以区分集成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能性。或者，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，虽然根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚的其它组合或数目。
图2A是可在参考图1描述的类型的存储器(例如，作为存储器单元阵列104的一部分)中使用的存储器单元阵列200A的一部分的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线2040到204M)。字线202可以多对一关系连接到全局存取线(例如，全局字线)，图2A中未展示。对于一些实施例，存储器阵列200A可形成于半导体上方，举例来说，所述半导体可经导电掺杂以具有例如p型导电性的导电性类型例如以形成p阱或者例如n型导电性的导电性类型例如以形成n阱。
存储器阵列200A可布置成若干行(各自对应于字线202)及若干列(各自对应于位线204)。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于选择栅极210(例如，场效晶体管)(例如选择栅极2100到210M(例如，其可为源极选择晶体管，共同称为选择栅极源极)中的一者)与选择栅极212(例如，场效晶体管)(例如选择栅极2120到212M(例如，其可为漏极选择晶体管，共同称为选择栅极漏极)中的一者)之间。选择栅极2100到210M可共同连接到选择线214，例如源极选择线(SGS)，且选择栅极2120到212M可共同连接到选择线215，例如漏极选择线(SGD)。尽管描绘为传统场效应晶体管，但选择栅极210及212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210及212可表示串联连接的多个选择栅极，其中串联的每一选择栅极经配置以接收相同或独立控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以将对应NAND串206选择性地连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面且垂直于含有多个位线204的平面延伸，所述含有多个位线204的平面可基本上平行于所述含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，经由阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱等)及控制栅极236，如图2A中所展示。数据存储结构234可包含导电及电介质结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情形中，存储器单元208可进一步具有经界定源极/漏极(例如，源极)230及经界定源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情形中形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的一NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可但不必包含共同连接到给定字线202的所有存储器单元208。存储器单元208的行可通常划分为存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208的一个物理页(例如，偶数存储器单元)，而共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208的另一物理页(例如，奇数存储器单元)。尽管图2A中未明确描绘位线2043到2045，但从所述图显而易见，存储器单元阵列200A的位线204可从位线2040连续地编号到位线204M。共同连接到给定字线202的存储器单元208的其它群组也可界定存储器单元208的物理页。针对某些存储器装置，共同连接到给定字线的所有存储器单元均可视为存储器单元物理页。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元物理页的部分(其在某些实施例中仍可为整个行)(例如，存储器单元的上部或下部页)可视为存储器单元逻辑页。存储器单元的块可包含经配置以共同擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确区分，否则本文中对存储器单元页的提及指存储器单元逻辑页中的存储器单元。
图2B是可用于参考图1所描述的类型的存储器中(例如，作为存储器单元阵列104的一部分)的存储器单元阵列200B的一部分的另一示意图。图2B中相似编号的元件对应于如关于图2A所提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的垂直结构，其中柱的一部分可充当NAND串206的存储器单元的通道区域。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，共同称为选择栅极漏极)选择性地连接到位线2040到204M且通过选择晶体管210(例如，其可为源极选择晶体管，共同称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到相同位线204。NAND串206的子集可通过偏置选择线2150到215K而连接到其相应位线204以选择性地激活各自位于NAND串206与位线204之间的特定选择晶体管212。选择晶体管210可通过偏置选择线214而激活。每一字线202可连接到存储器阵列200B的存储器单元的多个行。通过特定字线202彼此共同连接的存储器单元的行可统称为层级。
图3A是演示不具有偏移的I/O缓冲器(例如，输入缓冲器)行为的通用波图。在图3A中，输入320可表示I/O缓冲器的第一输入电压信号，而参考电压Vrefq 322可表示I/O缓冲器的第二输入电压信号。参考电压Vrefq可从外部装置接收，或其可在含有I/O缓冲器的集成电路装置内部产生。输出324可表示I/O缓冲器的输出电压信号，其在输入320与Vrefq322的每一交叉点处转变。这提供I/O缓冲器行为，其中当输入320表现为对称时钟信号时，时间t1等于时间t2。
图3B是演示具有偏移的I/O缓冲器(例如，输入缓冲器)行为的通用波图。当存在偏移时，输出324可不在输入320与Vrefq 322交叉时转变，但可替代地在输入320与有效参考电压Vrefq_eff 326的交叉点处转变。在输入320具有与图3A中相同的行为的情况下，时间t1不再等于时间t2。各种实施例寻求减轻此I/O缓冲器偏移。举例来说，各种实施例可确定对I/O缓冲器的校正及/或将校正施加到I/O缓冲器以减小此偏移，例如，以减小Vrefq 322与Vrefq_eff 326的值之间的差。
图4A是根据实施例的利用裸片上端接(ODT)的集成电路装置400A(例如，存储器装置)的一部分的示意性框图。集成电路装置400A包含具有输出4400的输入缓冲器4320。输出4400可选择性地连接(图4A中未描绘)到高速缓冲存储器寄存器118，举例来说，以提供来自I/O控制电路112的数据选通信号以便提供在将数据存储到存储器单元阵列104时使用的时序信号。输入缓冲器4320可具有经配置以经由ODT装置4440连接到导电节点4540(例如，导电垫或用于外部装置的其它电连接)的第一输入4360。ODT装置4440表示为连接于电压节点446(例如，经配置以接收顶部轨供应电压，例如Vcc)与电压节点452(例如，经配置以接收底部轨参考电位，例如Vss或接地)之间的上拉电阻448(例如，上拉端接装置)及下拉电阻450(例如，下拉端接装置)。虽然ODT的典型配置将通常利用选择性地并联连接(将第2016/0259385A1号美国专利申请公开案的图3与Q.唐(Q.Tang)进行比较)以促进校准(例如，ZQ校准)为所要阻抗的多个上拉或下拉电阻，但ODT装置444(例如，ODT装置4440)的配置对所揭示实施例并不重要。举例来说，ODT装置444可表示打算供在传输线的阻抗匹配(例如，如在导电节点454或用于外部装置的其它电连接处测量)中使用的任何电路配置。
输入缓冲器4320可进一步包含经配置以经由ODT装置4441连接到导电节点4541(或用于外部装置的其它电连接)的第二输入4380。ODT装置4441可具有类似于(例如，相同于)ODT装置4440的配置，但上拉电阻448及下拉电阻450的电阻值可通过设计(例如，由于ZQ校准)或由于制作的可变性而为不同的。
导电节点4540及4541可表示用于接收(举例来说)图1的I/O总线134的信号的物理触点。作为特定实例，导电节点4540及4541可经配置以接收互补数据选通DQS及DQSN。在此实例中，驱动器4580可表示处理器130的提供DQS信号的驱动器，且驱动器4581可表示处理器130的提供DQSN信号的驱动器，而电阻4560及4561可分别表示其相应驱动器4580或4581与对应导电节点4540或4541之间的信号路径的阻抗。
集成电路装置400A可进一步包含具有输出440DQx的输入缓冲器432DQx。输出440DQx可选择性地连接(图4A中未描绘)到高速缓冲存储器寄存器118，举例来说，以提供来自I/O控制电路112的数据信号以便在将数据存储到存储器单元阵列104时使用。输入缓冲器432DQx可进一步具有经配置以经由ODT装置444DQx连接到导电节点454DQx(或用于外部装置的其它电连接)的第一输入436DQx。ODT装置444DQx可具有类似于(例如，相同于)ODT装置4440的配置，但上拉电阻448及下拉电阻450的电阻值可通过设计(例如，由于ZQ校准)或由于制作的可变性而为不同的。输入缓冲器432DQx可进一步包含经配置以连接(例如，在输入缓冲器432DQx的正常操作期间)到经配置以接收参考电压(例如Vrefq)的电压节点460的第二输入438DQx。作为实例，参考电压Vrefq可具有在电压节点446的电压电平与电压节点452的电压电平中间的电压电平，例如，Vcc/2。参考电压Vrefq可从外部装置接收，或其可在集成电路装置400A内部产生。
导电节点454DQx可表示用于接收(举例来说)图1的I/O总线134的信号的物理触点。作为特定实例，导电节点454DQx可经配置以接收数据(DQ)信号，例如，表示数据的数字的信号。在此实例中，驱动器458DQx可表示处理器130的提供所述DQ信号的驱动器，而电阻456DQx可表示驱动器458DQx与导电节点454DQx之间的信号路径的阻抗。应注意，输入缓冲器432DQx可表示集成电路装置400A的数据的任何数字(例如，位)，其中x的值可表示对应数字的有效性。举例来说，针对八个数字的数据，集成电路装置400A可包含具有与图4A中所描绘的输入缓冲器432DQx相同(例如，类似)的配置的八个输入缓冲器432DQ0到432DQ7。
输入缓冲器4320的输出4400及每一输入缓冲器432DQx的输出440DQx可经提供作为到多路复用器430的输入。多路复用器430可与校准逻辑126通信且响应于来自校准逻辑126的控制信号而受控制。校准逻辑126可与输入缓冲器4320的校准电路4340及每一输入缓冲器432DQx的校准电路434DQx通信且将控制信号提供到所述校准电路。来自校准逻辑126的控制信号可各自表示一或多个离散信号。校准电路434(例如，4340及434DQx)被概念性地描绘为可变电流源，其配置将参考图5A到5E更全面地展开。输入缓冲器432(例如，4320或432DQx)的校准电路434可经配置以调整其输入缓冲器432的偏移。举例来说，其可限制其输入缓冲器432的一个或两个支腿中的电流流动、将电流供给到其输入缓冲器432的一个或两个支腿及/或从其输入缓冲器432的一个或两个支腿汲取电流，防止其等超出可通过其输入缓冲器432的输入的电压电平提供的调节。
图4B是根据另一实施例的不具有ODT的集成电路装置400B(例如，存储器装置)的一部分的示意性框图。集成电路装置400B可针对相似编号的元件包含参考400A所描述的相同结构，但不具有ODT装置444(例如，ODT装置4440及ODT装置444DQx)。集成电路装置400B可进一步包含连接于输入缓冲器4320的输入4360与4380之间且响应于从控制信号节点4640接收的控制信号的开关4620。开关4620在图4B中被描绘为nFET，但可包含选择性地短接输入缓冲器4320的输入4360与4380的其它构件。集成电路装置400B可进一步包含连接于输入缓冲器432DQx的输入436DQx与438DQx之间且响应于从控制信号节点464DQx接收的控制信号的开关462DQx。开关462DQx在图4B中被描绘为nFET，但可包含选择性地短接输入缓冲器432DQx的输入436DQx与438DQx的其它构件。集成电路装置400B可进一步包含连接于电压节点460与输入缓冲器432DQx的输入436DQx之间的开关463DQx。开关463DQx在图4B中被描绘为pFET，但可包含选择性地隔离输入缓冲器4320的输入4360与电压节点460(例如，在缓冲器偏移的校准期间)的其它构件。另外，尽管描绘为响应于从控制信号节点464DQx接收的控制信号，但开关463DQx可替代地响应于单独控制信号。此外，用以选择性地连接(例如，短接)输入缓冲器432的两个输入436与438及/或用以选择性地隔离输入436与电压节点460的此类构件可用于利用ODT的图4A中所描绘的类型的实施例中。举例来说，图4B的开关462DQx可连接于图4A的输入436DQx与438DQx之间，其中到输入438DQx的连接发生在输入缓冲器432DQx与ODT装置444DQx之间。
图4C是根据又一实施例的集成电路装置400C的一部分的示意性框图。虽然集成电路装置400C可包含例如参考图4A到4B所描述的结构，但集成电路装置400C描绘输出缓冲器432′。输出缓冲器432′可具有经配置以经由ODT装置444′连接到导电节点454′(或用于外部装置的其它电连接)的输出440′。ODT装置444′可具有类似于(例如，相同于)图4A的ODT装置4440的配置，但上拉电阻448及下拉电阻450的电阻值可通过设计(例如，由于ZQ校准)或由于制作的可变性而为不同的。尽管集成电路装置400C被描绘为在输出缓冲器432′与导电节点454′之间包含ODT装置444′，但此装置可被消除。
输出缓冲器432′可具有第一输入436′及第二输入438′。类似于图4A的输入缓冲器4320，输入436′及438′可经配置以接收互补信号，或者类似于图4A的输入缓冲器432DQx，输入436′可经配置以(举例来说)从高速缓冲存储器寄存器118接收第一信号(例如数据信号)，且输入438′可经配置以接收参考电压，例如Vrefq。导电节点454′可表示用于将信号传输到(举例来说)图1的I/O总线134的物理触点。作为特定实例，导电节点454′可经配置以传输数据(DQ)信号(例如，表示数据的数字的信号)，且可为与(举例来说)导电节点454DQx相同的导电节点。在此实例中，可存在对应于每一输入缓冲器432DQx的输出缓冲器432′。
输入436′与输入438′可经配置而以类似于关于图4B的输入4360及4380使用开关4620展示的方式选择性地连接，或以类似于关于图4B的输入436DQx及438DQx使用开关462DQx展示的方式选择性地连接，同时可进一步包含经配置以(例如)使用开关463DQx选择性地隔离输入438′与参考电压。
每一输出缓冲器432′的输出440′可连同每一输入缓冲器432DQx的输出440DQx一起经提供作为到多路复用器430的输入。或者，可使用单独多路复用器，其也与校准逻辑126通信且响应于来自校准逻辑126的控制信号而受控制。校准逻辑126可与每一输出缓冲器432′的校准电路434′通信且将控制信号提供到所述校准电路。
图4D是根据又一实施例的集成电路装置400D的一部分的示意性框图。虽然集成电路装置400D可包含例如参考图4A到4B所描述的结构，但集成电路装置400D描绘用以响应于校准逻辑126而将特定电压电平施加到选择导电节点454的电路的实例。举例来说，多路复用器430′可将导电节点4540、导电节点4541或导电节点454DQx中的任一者选择性地连接到电压节点460以选择性地接收电压电平Vrefq。
图5A到5E描绘根据实施例的校准电路及I/O缓冲器的代表性结构及连接的各种实例。在图5A中，I/O缓冲器432A被描绘为差分放大器且具有具包含串联连接于电压节点541与电压节点551之间的FET 543及547的电流路径的第一支腿(例如，参考支腿)，及具包含串联连接于电压节点541与电压节点551之间的FET 545及549的电流路径的第二支腿(例如，输出支腿)。电压节点541可经配置以接收供应电压Vccq，供应电压Vccq可具有类似于(例如，等于)供应电压Vcc的电压电平。电压节点551可经配置以接收参考电位，例如Vss或接地。I/O缓冲器432A的第一支腿的电流路径可通过输入438的电压电平调节(例如，至少部分地)。I/O缓冲器432A的第二支腿的电流路径可通过输入436的电压电平调节(例如，至少部分地)。
FET 547及549被描绘为nFET，而FET 543及545被描绘为pFET。然而，可利用这些描绘的反转(例如，n型到p型及p型到n型)，这还可伴随有电压节点541及551的电压电平的反转。另外，nFET 547及549可经设计为具有相同大小(例如，W/L)及构造，使得其可被预期在将相同电压接收到其相应控制栅极时提供相同操作特性。同样，pFET 543及545可经设计为具有相同大小(例如，W/L)及构造，使得其可被预期在将相同电压接收到其相应控制栅极时提供相同操作特性。
nFET 547使其控制栅极连接到I/O缓冲器432A的第二输入438，而nFET 549使其控制栅极连接到I/O缓冲器432A的第一输入436。pFET 543及545的控制栅极连接到pFET 543的源极/漏极(例如，漏极)且因此配置为电流镜。
校准电路434A包含连接于I/O缓冲器432A的第一支腿与可经配置以接收参考电位(例如Vss或接地)的电压节点557之间的第一可变电流装置553。在此配置中，可变电流装置553经配置以选择性地从I/O缓冲器432A的第一支腿(例如，从nFET 547的源极/漏极(例如，漏极)，且因此从pFET 543及545的控制栅极)汲取电流。实际上，可变电流装置553经配置以选择性地从通过输入438调节的电流路径汲取电流。这可用于在nFET 547的控制栅极处的有效电压低于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时减轻缓冲器偏移。
校准电路434A进一步包含连接于I/O缓冲器432A的第二支腿与可经配置以接收参考电位(例如Vss或接地)的电压节点559之间的第二可变电流装置555。在此配置中，可变电流装置555经配置以选择性地从I/O缓冲器432A的第二支腿(例如，从输出440)汲取电流。实际上，可变电流装置555经配置以选择性地从通过输入436调节的电流路径汲取电流。这可用于在nFET 547的控制栅极处的有效电压高于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时减轻缓冲器偏移。
图5B的I/O缓冲器432B被描绘为利用与图5A的I/O缓冲器432A相同的差分放大器的一般结构。然而，校准电路434B包含连接于I/O缓冲器432B的第一支腿与可经配置以接收供应电压(例如Vccq)的电压节点561之间的第一可变电流装置553′。在此配置中，可变电流装置553′经配置以选择性地将电流供给到I/O缓冲器432B的第一支腿(例如，供给到nFET547的源极/漏极(例如，漏极)，且因此供应到pFET 543及545的控制栅极)。实际上，可变电流装置553′经配置以选择性地将电流供给到通过输入438调节的电流路径。这可用于在nFET 547的控制栅极处的有效电压高于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时减轻缓冲器偏移。
校准电路434B进一步包含连接于I/O缓冲器432B的第二支腿与可经配置以接收供应电压(例如Vccq)的电压节点563之间的第二可变电流装置555′。在此配置中，可变电流装置555′经配置以选择性地将电流供给到I/O缓冲器432B的第二支腿(例如，供给到输出440)。实际上，可变电流装置555′经配置以选择性地将电流供给到通过输入436调节的电流路径。这可用于在nFET 547的控制栅极处的有效电压低于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时减轻缓冲器偏移。
图5C的I/O缓冲器432C被描绘为利用与图5A的I/O缓冲器432A相同的差分放大器的一般结构。然而，校准电路434C包含连接于I/O缓冲器432C的输入438与nFET547的控制栅极之间的第一可变电阻565。在此配置中，可变电阻565经配置以选择性地增加到nFET 547的控制栅极的电阻，且因此选择性地减小输入438的有效电压。实际上，可变电阻565经配置以选择性地调整(例如，增加)输入438的电阻。这可用于在nFET 547的控制栅极处的有效电压高于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时减轻缓冲器偏移。
校准电路434C进一步包含连接于I/O缓冲器432C的输入436与nFET 549的控制栅极之间的第二可变电阻567。在此配置中，可变电阻567经配置以选择性地增加到nFET549的控制栅极的电阻，且因此选择性地减小输入436的有效电压。实际上，可变电阻567经配置以选择性地调整(例如，增加)输入436的电阻。这可用于在nFET 547的控制栅极处的有效电压低于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时减轻缓冲器偏移。
图5D的I/O缓冲器432D被描绘为利用与图5A的I/O缓冲器432A相同的差分放大器的一般结构。然而，校准电路434D包含连接于I/O缓冲器432D的第一支腿中(例如，在nFET547的源极/漏极(例如，漏极)与pFET 543及545的控制栅极之间)的第一可变电阻565′。在此配置中，可变电阻565′经配置以选择性地调整(例如，增加)nFET 547的源极/漏极(例如，漏极)与pFET 543及545的控制栅极之间的电阻，且因此选择性地减小输入438的有效电压。实际上，可变电阻565′经配置以选择性地调整(例如，增加)通过输入438调节的电流路径的电阻。这可用于在nFET 547的控制栅极处的有效电压高于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时减轻缓冲器偏移。
校准电路434D进一步包含连接于I/O缓冲器432D的第二支腿中(例如，在nFET 549的源极/漏极(例如，漏极)与输出440之间)的第二可变电阻567′。在此配置中，可变电阻567′经配置以选择性地调整(例如，增加)nFET 549的源极/漏极(例如，漏极)与输出440之间的电阻，且因此选择性地减小输入436的有效电压。实际上，可变电阻567′经配置以选择性地调整(例如，增加)通过输入436调节的电流路径的电阻。这可用于在nFET 547的控制栅极处的有效电压低于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时减轻缓冲器偏移。
图5E的I/O缓冲器432E被描绘为利用与图5A的I/O缓冲器432A相同的差分放大器的一般结构。然而，校准电路434E包含连接于I/O缓冲器432E的第一支腿中(例如，在pFET543的源极/漏极(例如，漏极)与pFET 543及545的控制栅极之间)的第一可变电阻565″。在此配置中，可变电阻565″经配置以选择性地调整(例如，增加)pFET 543的源极/漏极(例如，漏极)与pFET 543及545的控制栅极之间的电阻，且因此选择性地调整(例如，增加)输入438的有效电压。实际上，可变电阻565″经配置以选择性地调整(例如，增加)通过输入438调节的电流路径的电阻。这可用于在nFET 547的控制栅极处的有效电压低于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时减轻缓冲器偏移。
校准电路434E进一步包含连接于I/O缓冲器432E的第二支腿中(例如，在pFET 545的源极/漏极(例如，漏极)与输出440之间)的第二可变电阻567″。在此配置中，可变电阻567″经配置以选择性地调整(例如，增加)pFET 545的源极/漏极(例如，漏极)与输出440之间的电阻，且因此选择性地增加输入436的有效电压。实际上，可变电阻567″经配置以选择性地调整(例如，增加)通过输入436调节的电流路径的电阻。这可用于在nFET 547的控制栅极处的有效电压高于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时减轻缓冲器偏移。
虽然图5A到5E的实例将各种校准电路434描绘为在其相应I/O缓冲器432的两个支腿中利用相同组件，但可利用促进校正动作的组件的任何组合而无论I/O缓冲器432的哪一支腿展现较大有效电压。举例来说，图5A的可变电流装置553及可变电流装置553′两者均可用于I/O缓冲器432的第一支腿中。以此方式，在nFET 547的控制栅极处的有效电压低于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时，可从I/O缓冲器432的第一支腿汲取电流，且在nFET 547的控制栅极处的有效电压高于nFET 549的控制栅极处的有效电压(在两者接收相同的所施加电压电平时)时，可将电流供给到I/O缓冲器432的第一支腿。
图6是根据实施例的操作集成电路装置的方法的流程图。在660处，将特定电压电平施加到I/O缓冲器的第一输入且施加到I/O缓冲器的第二输入。特定电压电平可为参考电压(例如Vrefq)，其可表示介于表示I/O缓冲器的逻辑高输出值的电压电平(例如，供应电压Vcc)与表示I/O缓冲器的逻辑低输出值的电压电平(例如，参考电位Vss或接地)之间(例如，中间)的电压电平。作为实例，特定电压电平可为Vcc/2。参考图4A，如果输入缓冲器4320的输入4360表示I/O缓冲器的第一输入，那么可将特定电压电平施加到导电节点4540，如果输入缓冲器4320的输入4380表示I/O缓冲器的第一输入，那么可将特定电压电平施加到导电节点4541，或者如果输入缓冲器432DQx的输入436DQx表示I/O缓冲器的第一输入，那么可将特定电压电平施加到导电节点454DQx。作为又一实例，参考图4B，如果输入缓冲器4320的输入4360表示I/O缓冲器的第一输入，那么可在将输入缓冲器4320的输入4360与4380连接的同时将特定电压电平施加到导电节点4540，如果输入缓冲器4320的输入4380表示I/O缓冲器的第一输入，那么可在将输入缓冲器4320的输入4360与4380连接的同时将特定电压电平施加到导电节点4541，或者如果输入缓冲器432DQx的输入436DQx表示I/O缓冲器的第一输入，那么可在将输入缓冲器432DQx的输入436DQx与438DQx连接的同时将特定电压电平施加到导电节点454DQx。出于图7的方法的目的，输入436或438中的任一者可表示I/O缓冲器的第一输入。
在662处，可确定I/O缓冲器是否展现偏移。举例来说，如果I/O缓冲器的输出是不确定的(例如，具有介于表示逻辑高输出值的电压电平与表示逻辑低输出值的电压电平之间的电压电平)，那么I/O缓冲器可被视为未展现偏移。相反地，如果I/O缓冲器的输出是确定的(例如，具有表示一个经界定逻辑电平(例如逻辑高输出值)的电压电平，或具有表示不同经界定逻辑电平(例如逻辑低输出值)的电压电平)，那么I/O缓冲器可被视为展现偏移。
在664处，在将特定电压电平施加到I/O缓冲器的第一输入且施加到I/O缓冲器的第二输入的同时将调整施加到I/O缓冲器偏移。关于图9A到9D更详细地论述可能调整。然而，一般来说，调整可寻求限制通过I/O缓冲器的第一输入调节的电流路径中的电流流动(例如，增加电阻)，限制通过I/O缓冲器的第二输入调节的电流路径中的电流流动(例如，增加电阻)，将电流供给到通过I/O缓冲器的第一输入调节的电流路径，将电流供给到通过I/O缓冲器的第二输入调节的电流路径，从通过I/O缓冲器的第一输入调节的电流路径汲取电流，及/或从通过I/O缓冲器的第二输入调节的电流路径汲取电流，防止其等超出可通过I/O缓冲器的第一输入或第二输入的电压电平提供的调节。
I/O缓冲器的输出状态可提供针对相对于I/O缓冲器的特定配置的适当调整的指导。举例来说，在各自配置为差分放大器的图5A到5E的输入缓冲器432中，相应输入缓冲器432的逻辑高输出值可指示响应于输入436的电压电平通过nFET 549的电流低于响应于输入438的电压电平通过nFET 547的电流。这可指示从输出440汲取电流(例如，图5A)、在FET543与547之间供给电流(例如，图5B)、增加到nFET 547的控制栅极的电阻(例如，图5C)、增加nFET 547与pFET 543及545的控制栅极之间的电阻(例如，图5D)或增加输出440与pFET545之间的电阻(例如，图5E)的期望。每一此调整可减小相应输入缓冲器432的输出440的电压电平，且导致输出440的逻辑电平的转变。
相反地，相应输入缓冲器432的逻辑低输出值可指示响应于输入436的电压电平通过nFET 549的电流高于响应于输入438的电压电平通过nFET 547的电流。这可指示从FET543与547之间的点汲取电流(例如，图5A)、将电流供给到输出440(例如，图5B)、增加到nFET549的控制栅极的电阻(例如，图5C)、增加输出440与nFET 549之间的电阻(例如，图5D)或增加pFET 543与pFET 543及545的控制栅极之间的电阻(例如，图5E)的期望。
无论调整的性质如何，调整的量值可从初始值变化(例如，增加)直到I/O缓冲器的输出的逻辑电平转变为止。I/O缓冲器的输出的转变可为从一个逻辑电平到另一逻辑电平(例如，从逻辑高输出值到逻辑低输出值)，或其可为从一个逻辑电平到不确定逻辑电平(例如，具有不指示经界定逻辑电平的电压电平)。
针对使用可变电阻用于调整的实施例，初始值可无电阻(例如，无添加电阻)或某一其它标称值。从电阻的初始值，调整可继续增加由可变电阻提供的电阻的值。作为实例，可变电阻可提供四个电阻电平，例如，R0<R1<R2<R3。此可变电阻可(举例来说)响应于两个控制信号而受控制。这些控制信号可由校准逻辑126提供。类似地，在于多于一个实例(例如，图5C的可变电阻565及可变电阻567)中使用校准电路434的可变电阻的情况下，可将单独组的控制信号提供到可变电阻的每一实例。表1提供控制信号的逻辑电平与响应于那些控制信号的可变电阻的电阻之间的可能关系的实例。
表1
MSB LSB 电阻
0 0 R0
0 1 R1
1 0 R2
1 1 R3
类似地，针对使用可变电流装置用于调整的实施例，初始值可无电流(例如，无添加电流)或某一其它标称值。从此电流初始值，调整可继续增加由可变电流装置提供的电流的值。作为实例，可变电流装置可提供被供给的或被汲取的四个电流电平，例如，I0<I1<I2<I3。此可变电流装置可(举例来说)响应于两个控制信号而受控制。这些控制信号可由校准逻辑126提供。类似地，在于多于一个实例(例如，图5A的可变电流装置554及可变电流装置555)中使用校准电路434的可变电流装置的情况下，可将单独组的控制信号提供到可变电流装置的每一实例。表2提供控制信号的逻辑电平与响应于那些控制信号的可变电流装置的电流之间的可能关系的实例。
表2
Figure BDA0001920244570000171
Figure BDA0001920244570000181
虽然控制信号与可变电阻的电阻或可变电流装置的电流电平之间的关系的前述实例针对每一实例利用两个二进制控制信号，但可利用控制信号的其它数目或值。
图7是根据又一实施例的操作集成电路装置的方法的流程图。在772处，将输入/输出(I/O)缓冲器的第一输入连接到I/O缓冲器的第二输入。举例来说，参考图4B，可通过激活开关4620而连接输入缓冲器4320的输入4360与4380，或者可通过激活开关462DQx而连接输入缓冲器432DQx的输入436DQx与438DQx。出于图7的方法的目的，输入436或438中的任一者可表示I/O缓冲器的第一输入。
在774处，将特定电压电平施加到I/O缓冲器的第一输入。特定电压电平可为参考电压(例如Vrefq)，其可表示介于表示I/O缓冲器的逻辑高输出值的电压电平(例如，供应电压Vcc)与表示I/O缓冲器的逻辑低输出值的电压电平(例如，参考电位Vss或接地)之间(例如，中间)的电压电平。作为实例，特定电压电平可为Vcc/2。参考图4B，如果输入缓冲器4320的输入4360表示I/O缓冲器的第一输入，那么可将特定电压电平施加到导电节点4540，如果输入缓冲器4320的输入4380表示I/O缓冲器的第一输入，那么可将特定电压电平施加到导电节点4541，或者如果输入缓冲器432DQx的输入436DQx表示I/O缓冲器的第一输入，那么可将特定电压电平施加到导电节点454DQx。可通过外部装置(例如，在集成电路装置的测试期间)施加特定电压电平。或者，可在内部(例如，响应于校准逻辑126)施加特定电压电平。
在776处，可确定I/O缓冲器是否展现偏移。举例来说，如果I/O缓冲器的输出是不确定的(例如，具有介于表示逻辑高输出值的电压电平与表示逻辑低输出值的电压电平之间的电压电平)，那么I/O缓冲器可被视为未展现偏移。相反地，如果I/O缓冲器的输出是确定的(例如，具有表示一个经界定逻辑电平(例如逻辑高输出值)的电压电平，或具有表示不同经界定逻辑电平(例如逻辑低输出值)的电压电平)，那么I/O缓冲器可被视为展现偏移。如果I/O缓冲器不被视为展现偏移，那么过程可在778处结束。如果I/O缓冲器被视为展现偏移，那么过程可在780处继续。
在780处，在将I/O缓冲器的第一输入连接到I/O缓冲器的第二输入的同时将调整施加到I/O缓冲器偏移。可在将特定电压电平施加到I/O缓冲器的第一输入的同时进一步施加调整。关于图9A到9D更详细地论述可能调整。然而，一般来说，调整可寻求限制通过I/O缓冲器的第一输入调节的电流路径中的电流流动(例如，增加电阻)，限制通过I/O缓冲器的第二输入调节的电流路径中的电流流动(例如，增加电阻)，将电流供给到通过I/O缓冲器的第一输入调节的电流路径，将电流供给到通过I/O缓冲器的第二输入调节的电流路径，从通过I/O缓冲器的第一输入调节的电流路径汲取电流，及/或从通过I/O缓冲器的第二输入调节的电流路径汲取电流，防止其等超出可通过I/O缓冲器的第一输入或第二输入的电压电平提供的调节。
如参考图6所论述，I/O缓冲器的输出状态可提供针对相对于I/O缓冲器的特定配置的适当调整的指导。类似地，可响应于例如来自校准逻辑126的控制信号而做出调整。
无论用于实现调整的控制信号如何，一旦检测到I/O缓冲器的输出的转变，便可在782处存储对应于所述调整的修整设定。可将修整设定存储到修整寄存器128以供由集成电路装置随后使用，例如，用于在I/O缓冲器的正常操作期间减轻缓冲器偏移。
图8A是根据又一实施例的在集成电路装置中操作的方法的流程图。在885处，经由ODT装置将特定电压电平施加到I/O缓冲器的第一输入。特定电压电平可为参考电压(例如Vrefq)，其可表示介于表示I/O缓冲器的逻辑高输出值的电压电平(例如，供应电压Vcc)与表示I/O缓冲器的逻辑低输出值的电压电平(例如，参考电位Vss或接地)之间(例如，中间)的电压电平。作为实例，特定电压电平可为Vcc/2。参考图4A，如果输入缓冲器4320的输入4360表示I/O缓冲器的第一输入，那么可将特定电压电平施加到导电节点4540，如果输入缓冲器4320的输入4380表示I/O缓冲器的第一输入，那么可将特定电压电平施加到导电节点4541，或者如果输入缓冲器432DQx的输入436DQx表示I/O缓冲器的第一输入，那么可将特定电压电平施加到导电节点454DQx。在参考图4A的特定实例中，如果输入缓冲器4320表示I/O缓冲器，那么输入缓冲器4320的输入4360或输入4380可表示I/O缓冲器的第一输入。类似地，如果输入缓冲器432DQx表示I/O缓冲器，那么输入缓冲器432DQx的输入436DQx可表示I/O缓冲器的第一输入。
在887处，将特定电压电平施加到I/O缓冲器的第二输入。如图8B在887′处的选项中所演示，可经由不同ODT装置将特定电压电平施加到I/O缓冲器的第二输入。在参考图4A的特定实例中，如果输入缓冲器4320表示I/O缓冲器且输入4360表示I/O缓冲器的第一输入，那么输入4380可表示I/O缓冲器的第二输入且可将特定电压电平施加到导电节点4541。相反地，如果图4A的输入缓冲器432DQx表示I/O缓冲器且输入436DQx表示I/O缓冲器的第一输入，那么输入438DQx可表示I/O缓冲器的第二输入且可将特定电压电平施加到电压节点460，例如，不通过ODT装置。
在889处，可确定I/O缓冲器是否展现偏移。举例来说，如果I/O缓冲器的输出是不确定的(例如，具有介于表示逻辑高输出值的电压电平与表示逻辑低输出值的电压电平之间的电压电平)，那么I/O缓冲器可被视为未展现偏移。相反地，如果I/O缓冲器的输出是确定的(例如，具有表示逻辑高输出值的电压电平或具有表示逻辑低输出值的电压电平)，那么I/O缓冲器可被视为展现偏移。如果I/O缓冲器不被视为展现偏移，那么过程可在891处结束。如果I/O缓冲器被视为展现偏移，那么过程可在893处继续。
在893处，在将特定电压电平施加到I/O缓冲器的第一输入且施加到第二输入(例如，在通过或不通过ODT装置的情况下(例如参考887及887′所论述))的同时，将调整施加到I/O缓冲器偏移。关于图9A到9D更详细地论述可能调整。然而，一般来说，调整可寻求限制通过I/O缓冲器的第一输入调节的电流路径中的电流流动(例如，增加电阻)，限制通过I/O缓冲器的第二输入调节的电流路径中的电流流动(例如，增加电阻)，将电流供给到通过I/O缓冲器的第一输入调节的电流路径，将电流供给到通过I/O缓冲器的第二输入调节的电流路径，从通过I/O缓冲器的第一输入调节的电流路径汲取电流，及/或从通过I/O缓冲器的第二输入调节的电流路径汲取电流，防止其等超出可通过I/O缓冲器的第一输入或第二输入的电压电平提供的调节。
如参考图6所论述，I/O缓冲器的输出状态可提供针对相对于I/O缓冲器的特定配置的适当调整的指导。类似地，可响应于例如来自校准逻辑126的控制信号而做出调整。
无论用于实现调整的控制信号如何，一旦检测到I/O缓冲器的输出的转变，便可在895处存储对应于所述调整的修整设定。可将修整设定存储到修整寄存器128以供由集成电路装置随后使用。
图9A到9D是根据实施例的在集成电路装置中操作的方法的流程图。图9A到9D中的每一者表示可在图7中的780处及/或图8A中的893处施加的特定类型的调整。
在图9A中，在780A/893A处可从通过I/O缓冲器的输入中的特定一者调节的电流路径汲取电流。举例来说，图5A的可变电流源553经配置以选择性地从通过输入438调节的电流路径汲取电流，而图5A的可变电流源555经配置以选择性地从通过输入436调节的电流路径汲取电流。如参考图7所论述，从一个电流路径还是另一电流路径汲取电流可为合意的可由输出440的输出值指示。
在图9B中，在780B/893B处可将电流供给到通过I/O缓冲器的输入中的特定一者调节的电流路径。举例来说，图5B的可变电流源553′经配置以选择性地将电流供给到通过输入438调节的电流路径，而图5B的可变电流源555′经配置以选择性地将电流供给到通过输入436调节的电流路径。如参考图7所论述，将电流供给到一个电流路径还是另一电流路径可为合意的可由输出440的输出值指示。
在图9C中，在780C/893C处可调整(例如，增加)I/O缓冲器的输入中的特定一者的电阻。举例来说，图5C的可变电阻565经配置以选择性地调整输入438的电阻，而图5C的可变电阻567经配置以选择性地调整输入436的电阻。如参考图7所论述，调整一个输入还是另一输入的电阻可为合意的可由输出440的输出值指示。
在图9D中，在780D/893D处可调整(例如，增加)通过I/O缓冲器的输入中的特定一者调节的电流路径中的电阻。举例来说，图5D的可变电阻565′经配置以选择性地调整通过输入438调节的电流路径中的电阻，而图5D的可变电阻567′经配置以选择性地调整通过输入436调节的电流路径中的电阻。针对另一实例，图5E的可变电阻565″经配置以选择性地调整通过输入438调节的电流路径中的电阻，而图5E的可变电阻567″经配置以选择性地调整通过输入436调节的电流路径中的电阻。如参考图7所论述，调整一个电流路径还是另一电流路径中的电阻(针对所述电阻的每一位置)可为合意的可由输出440的输出值指示。
针对利用ODT的实施例，参考图6、7、8A到8B及/或9A到9D所描述的对缓冲器偏移的调整可在每一相关ODT装置已被校准到特定阻抗之后执行。另外，所揭示的方法可针对多个I/O缓冲器顺序地执行。举例来说，参考图4A到4B，对缓冲器偏移的调整可通过(例如，通过多路复用器430)将一个I/O缓冲器432的输出440连接到校准逻辑126且执行图6、7、8A到8B及/或9A到9D的方法，并且然后针对每一后续I/O缓冲器432重复所述过程而顺序地执行。所述方法可在制作之后在测试期间(例如，在封装之前)执行，响应于所接收命令而执行，响应于调度(例如，基于逝去时间或经执行操作的数目)而执行，响应于集成电路装置的改变(例如，ODT装置的校准)而执行，或者响应于预定义条件(例如，响应于启动事件)而执行。
总结
尽管本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置均可替代所展示的特定实施例。所属领域的技术人员将明了实施例的许多更改形式。因此，本申请案打算涵盖实施例的任何更改形式或变化形式。

Claims (24)

1.一种操作集成电路装置的方法，其包括：
将特定电压电平施加到输入/输出I/O缓冲器的第一输入且施加到所述I/O缓冲器的第二输入；
确定所述I/O缓冲器是否被视为展现偏移；及
如果所述I/O缓冲器被视为展现偏移，那么在将所述特定电压电平施加到所述I/O缓冲器的所述第一输入且施加到所述I/O缓冲器的所述第二输入的同时，将调整施加到所述I/O缓冲器偏移。
2.根据权利要求1所述的方法，其中将所述特定电压电平施加到所述I/O缓冲器的所述第一输入且施加到所述I/O缓冲器的所述第二输入包括：
将所述I/O缓冲器的所述第一输入连接到所述I/O缓冲器的所述第二输入；及
在将所述I/O缓冲器的所述第一输入连接到所述I/O缓冲器的所述第二输入的同时，将所述特定电压电平施加到所述I/O缓冲器的所述第一输入。
3.根据权利要求2所述的方法，其中所述I/O缓冲器是输入缓冲器，且其中将所述特定电压电平施加到所述I/O缓冲器的所述第一输入包括将所述特定电压电平施加到所述集成电路装置的导电节点，所述导电节点经配置以用于连接到所述集成电路装置外部的装置。
4.根据权利要求2所述的方法，其进一步包括：
在将所述特定电压电平施加到所述I/O缓冲器的所述第一输入的同时，将所述I/O缓冲器的所述第二输入与电压节点隔离。
5.根据权利要求1所述的方法，其中施加所述调整包括施加选自由以下各项组成的群组的调整：从通过所述I/O缓冲器的特定输入调节的电流路径汲取电流；将电流供给到通过所述I/O缓冲器的所述特定输入调节的所述电流路径；调整通过所述I/O缓冲器的特定输入调节的电流路径的电阻；及调整所述I/O缓冲器的所述特定输入的电阻，其中所述I/O缓冲器的所述特定输入选自由所述I/O缓冲器的所述第一输入及所述I/O缓冲器的所述第二输入组成的群组。
6.根据权利要求1所述的方法，其进一步包括：
增加所述调整的量值直到所述I/O缓冲器的输出值转变为止。
7.根据权利要求6所述的方法，其进一步包括增加所述调整的所述量值直到所述I/O缓冲器的所述输出值从第一经界定逻辑电平转变到第二经界定逻辑电平为止。
8.根据权利要求6所述的方法，其进一步包括增加所述调整的所述量值直到所述I/O缓冲器的所述输出值从经界定逻辑电平转变到不确定逻辑电平为止。
9.根据权利要求6所述的方法，其进一步包括响应于所述I/O缓冲器的所述输出值的所述转变而存储对应于所述调整的修整设定。
10.根据权利要求1所述的方法，其中将所述特定电压电平施加到所述I/O缓冲器的所述第一输入且施加到所述I/O缓冲器的所述第二输入包括经由裸片上端接装置将所述特定电压电平施加到所述I/O缓冲器的所述第一输入。
11.根据权利要求10所述的方法，其中将所述特定电压电平施加到所述I/O缓冲器的所述第一输入且施加到所述I/O缓冲器的所述第二输入进一步包括经由不同裸片上端接装置将所述特定电压电平施加到所述I/O缓冲器的所述第二输入。
12.根据权利要求10所述的方法，其中将所述特定电压电平施加到所述I/O缓冲器的所述第一输入且施加到所述I/O缓冲器的所述第二输入进一步包括在不通过裸片上端接装置的情况下将所述特定电压电平施加到所述I/O缓冲器的所述第二输入。
13.根据权利要求1所述的方法，其进一步包括响应于所述I/O缓冲器的输出的逻辑电平的转变而存储对应于所述调整的修整设定。
14.根据权利要求1所述的方法，其中将所述特定电压电平施加到所述I/O缓冲器的所述第一输入包括施加介于所述集成电路装置的供应电压电平与所述集成电路装置的参考电位之间的电压电平。
15.根据权利要求14所述的方法，其中将所述特定电压电平施加到所述I/O缓冲器的所述第一输入包括施加介于所述供应电压电平与所述参考电位中间的电压电平。
16.一种操作集成电路装置的方法，其包括：
经由裸片上端接装置将特定电压电平施加到所述集成电路装置的输入缓冲器的第一输入；
将所述特定电压电平施加到所述输入缓冲器的第二输入；
确定所述输入缓冲器是否被视为展现偏移；
如果所述输入缓冲器被视为展现偏移，那么在将所述特定电压电平施加到所述输入缓冲器的所述第一输入且施加到所述输入缓冲器的所述第二输入的同时，将调整施加到所述输入缓冲器偏移；
增加所述调整的量值直到所述输入缓冲器的输出的逻辑电平转变为止；及
响应于所述转变，存储用于所述集成电路装置的对应于导致所述转变的所述调整的修整设定。
17.根据权利要求16所述的方法，其中将所述特定电压电平施加到所述输入缓冲器的所述第二输入包括经由不同裸片上端接装置将所述特定电压电平施加到所述输入缓冲器的所述第二输入。
18.一种操作集成电路装置的方法，其包括：
将所述集成电路装置的输入缓冲器的第一输入连接到所述输入缓冲器的第二输入；
将特定电压电平施加到所述输入缓冲器的所述第一输入；
确定输入缓冲器是否被视为展现偏移；
如果所述输入缓冲器被视为展现偏移，那么在将所述输入缓冲器的所述第一输入连接到所述输入缓冲器的所述第二输入的同时，将调整施加到所述输入缓冲器偏移；
增加所述调整的量值直到所述输入缓冲器的输出的逻辑电平转变为止；及
响应于所述转变，存储用于所述集成电路装置的对应于导致所述转变的所述调整的修整设定。
19.根据权利要求18所述的方法，其进一步包括：
在将所述特定电压电平施加到所述输入缓冲器的所述第一输入的同时，将所述输入缓冲器的所述第二输入与电压节点隔离。
20.一种存储器，其包括：
存储器单元阵列；
输入缓冲器，其具有第一输入、第二输入及输出，所述输出经配置以用于提供在将数据存储到所述存储器单元阵列时使用的信号；及
校准逻辑，其选择性地连接到所述输入缓冲器的所述输出，且经配置以在将特定电压电平施加到所述输入缓冲器的所述第一输入且施加到所述输入缓冲器的所述第二输入的同时确定所述输入缓冲器是否展现偏移，并且在将所述特定电压电平施加到所述输入缓冲器的所述第一输入且施加到所述输入缓冲器的所述第二输入的同时将调整施加到所述输入缓冲器的所述偏移，直到所述输入缓冲器的所述输出的逻辑电平转变为止。
21.根据权利要求20所述的存储器，其中将所述特定电压电平施加到所述输入缓冲器的所述第一输入且施加到所述输入缓冲器的所述第二输入包括：将所述输入缓冲器的所述第一输入连接到所述输入缓冲器的所述第二输入，及将所述特定电压电平施加到所述输入缓冲器的所述第一输入。
22.根据权利要求20所述的存储器，其中将所述特定电压电平施加到所述输入缓冲器的所述第一输入且施加到所述输入缓冲器的所述第二输入包括经由相应裸片上端接装置将所述特定电压电平施加到所述输入缓冲器的所述第一输入及所述输入缓冲器的所述第二输入中的至少一者。
23.根据权利要求20所述的存储器，其中所述输入缓冲器是第一输入缓冲器，且所述存储器进一步包括：
第二输入缓冲器，其具有第一输入、第二输入及输出，所述输出经配置以用于提供在将数据存储到所述存储器单元阵列时使用的信号；及
多路复用器，其经配置以选择性地将所述第一输入缓冲器或所述第二输入缓冲器的所述输出连接到所述校准逻辑。
24.一种集成电路装置，其包括：
多个输入/输出I/O缓冲器；以及
与所述多个I/O缓冲器通信的控制器，其中所述控制器经配置以执行权利要求1-18中任一权利要求所述的方法。
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