CN110010467B - 具有高效边缘结构的半导体器件的制造方法 - Google Patents

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Abstract

本公开涉及具有高效边缘结构的半导体器件的制造方法。一种电子器件的制造方法包括：形成N型的漂移层；在漂移层中形成沟槽；通过注入P型的掺杂剂物种，在沟槽旁边形成边缘终止结构；以及通过挖掘漂移层，在沟槽与边缘终止结构之间形成凹陷区域。形成凹陷区域和沟槽的步骤同时执行。形成凹陷区域的步骤包括将漂移层图案化，以与边缘终止结构形成具有第一斜率的结构连接，并且形成沟槽的步骤包括蚀刻漂移层，以限定沟槽的侧壁，该侧壁具有比第一斜率更陡的第二斜率。

Description

具有高效边缘结构的半导体器件的制造方法
技术领域
本公开涉及一种设置有边缘结构的电子器件(例如，基于碳化硅)的制造方法。
背景技术
众所周知，具有宽禁带间隙(具体地，禁带间隙的能量值Eg大于1.1eV)、低导通状态电阻(RON)、高热导率值、高操作频率以及高载流子速度饱和的半导体材料对于生产诸如二极管或晶体管的电子部件来说、具体地对于功率应用来说是理想的。具有所述特性并且被设计为用于制造电子部件的材料是碳化硅(SiC)。具体地，针对先前列出的性质，处于其不同多型体(例如，3C-SiC、4H-SiC、6H-SiC)中的碳化硅优于硅。
与被设置在硅衬底上的类似器件相比，被设置在碳化硅衬底上的电子器件呈现出许多有利特性，诸如传导中的低输出电阻、低泄漏电流、高工作温度以及高工作频率。
图1在横截面视图中示出了在中间制造步骤期间的肖特基二极管1，并且包括在衬底3之上延伸并具有第一导电性类型(N)的漂移层2。有源区域4在漂移层2的顶表面2a处延伸。边缘终止区域6(具体地，具有第二导电性类型(P)的注入区域)在顶表面2a处延伸，并且完全或部分地包围有源区域4。在有源区域4与边缘终止区域6之间延伸的是边缘过渡区域7，该边缘过渡区域7具有第二导电性类型(P)并且被设计为通过形成阳极接触的金属层(未示出)被接触。相反，阴极接触(未示出)可以被形成在对应于衬底3的区域中。
多个结势垒(JB)元件8在顶表面2a上延伸，并且各自包括具有第二导电性类型的相应注入区域。针对每个结势垒元件8，相应凹部9从顶表面2a延伸，使得每个凹部9完全被相应结势垒元件8包围并且未与漂移层2的具有第一导电性类型的部分直接相邻。相反，漂移层2的具有第一导电性类型的区域在一个结势垒元件8与相邻的结势垒元件8之间延伸。在图1的制造步骤之后的制造步骤中被形成的并且在本文中未被图示的、在顶表面2a上并且在凹部9内的、具体地与漂移层2和结势垒元件8直接接触的是金属层(阳极金属化)，该金属层与漂移层2的具有第一导电性类型的部分一起提供肖特基(金属-半导体)结，并且与结势垒元件8一起提供不同的势垒结。
在使用时，当肖特基二极管1被正向偏置时，肖特基结在势垒结之前接通。针对低正向电压，电流漂移由通过肖特基结注入的多数载流子(此处为电子)控制，并且二极管1以传统方式操作。当二极管1被反向偏置时，邻近势垒结形成的耗尽区域扩张并且阻挡反向电流，从而保护肖特基结并且限制反向泄漏电流。在这种条件下，二极管1作为PIN二极管进行操作。相对于沟槽不存在的条件，沟槽9的存在具有使得能够在层2中的更大深度处形成结势垒元件8的功能(注入以形成结势垒元件8实际上是在蚀刻沟槽9之后被执行的)。这一技术方案证明对SiC器件尤其有益，提高了肖特基结的保护和反向泄漏电流的限制的上述效果。形成沟槽9的步骤设想了由图1中的箭头12示意性地表示的化学蚀刻，例如定向干蚀刻。通过选择各向异性类型的蚀刻技术，可以向沟槽9提供大致垂直的侧壁。因此紧凑的器件被获得，其中，有源区域的尺寸仅受所使用的光刻技术的限制。然而，这种相同类型的蚀刻造成台阶14的形成，台阶14具有在边缘过渡区域7与边缘终止区域6之间的陡峭过渡(相对于顶表面2a的平躺平面XY接近90°)。已知，在使用期间，内底边缘14a的存在使电场集中，导致过早触发雪崩倍增过程(低的反向偏置值)。
为了克服上述问题，本申请人已知的解决方案设想在有源区域4与边缘终止区域6之间形成边缘过渡区域，该边缘过渡区域具有倾斜(相对于表面2a的平面)的表面24，并且具有比90°低得多的、具体地低于50°(在漂移层2内、在表面2a的平面与边缘终止区域6的倾斜表面之间测量的仰角)的斜率。该实施例在图2中被图示，图2在横截面视图中示出了与图1的中间制造步骤对应的中间制造步骤中的肖特基二极管20。与图1的对应元件功能类似的图2的元件由相同的附图标记指定，并且在本文中不再进行描述。
在下文中，形成沟槽9的步骤设想了由箭头22示意性地表示的化学蚀刻，这考虑使用具有更高各向同性程度的过程。通过这种方式，可以在有源区域4与边缘区域6之间提供具有倾斜表面24的过渡区域，该倾斜表面24呈现出期望斜率。由于在该蚀刻步骤期间，沟槽9也被形成，所以这些沟槽9由具有与倾斜表面24相同的斜率的侧壁界定。尽管这一特性不会对有源区域4中的电行为产生不利影响，然而它会导致有源区域4所占区域的不期望增加。
图2的实施例的缺点的解决方案在于执行掩模化学蚀刻的两个不同步骤，一个步骤用于形成具有大致垂直的壁的沟槽9，而另一个步骤用于形成具有期望斜率(例如，小于55°)的倾斜表面24的过渡区域。然而，这种解决方案也呈现出缺点，因为需要提供至少两种不同的蚀刻掩模并且执行两种不同的蚀刻过程，这因此增加了制造过程的成本和持续时间。进一步地，由于在上述光刻过程期间所使用的掩模的不期望的未对准，所以相对于在设计阶段所设想的在有源区域与边缘区域之间的装置，可能发生未对准。在反向偏置条件下，可能的未对准可能导致器件效率的损失。
发明内容
本公开的一个或多个实施例提供了一种不会呈现出现有技术的缺点的电子器件(具体地，具有肖特基结的功率二极管)的制造方法。
本公开的一个或多个实施例涉及一种用于制造电子器件的制造方法，并且该制造方法包括：形成具有顶表面和第一导电性的漂移层；通过从顶表面开始蚀刻漂移层，在漂移层中形成沟槽；通过注入掺杂剂物种，相对于所述沟槽侧向地形成边缘终止结构，该掺杂剂物种具有与第一导电性不同的第二导电性；以及通过从顶表面开始蚀刻漂移层，在所述沟槽与所述边缘终止结构之间形成凹陷区域。在一个或多个实施例中，形成凹陷区域和形成沟槽同时被执行，形成凹陷区域包括将漂移层图案化为具有第一斜率，并且形成沟槽包括蚀刻漂移层以限定沟槽的侧壁，该侧壁具有比第一斜率更陡的第二斜率。
附图说明
为了更好地理解本公开，现在参考附图，仅通过非限制性示例的方式来描述其优选实施例，其中：
图1示出了根据不形成本公开的主题的一个实施例的JBS(结势垒肖特基)二极管；
图2示出了根据不形成本公开的主题的另一实施例的JBS二极管；以及
图3A至图3H示出了根据本公开的用于制造电子器件、具体地功率二极管、更具体地JBS二极管的步骤。
具体实施方式
根据本公开，提供了一种用于制造电子器件50、具体地二极管、甚至更具体地具有肖特基结的功率二极管(JBS二极管)的方法。
参照图3A至图3H描述了制造方法，图3A至图3H在横截面视图中图示了处理半导体材料的晶片100的步骤。图3A至图3H在相互正交的轴X、Y、Z的三轴系统中示出了晶片100。
参照图3A，晶片100包括半导体材料的衬底30，具体地，具有第一导电性类型(在该实施例中，N型掺杂)的碳化硅(SiC)的衬底30，该衬底30设置有彼此相对的前侧面30a和后侧面30b。例如，衬底30的电阻率被包括在5mΩ·cm与40mΩ·cm之间。
例如通过外延生长，被形成在衬底30的前侧面30a上的是碳化硅的漂移层32，该碳化硅具有第一导电性类型(N)并且具有低于衬底30的掺杂剂浓度的掺杂剂浓度(例如，被包括在1·1014与5·1016个原子/cm3之间)。漂移层32由SiC制成，具体地，由4H-SiC制成，但是其它多型体可以被使用，诸如，2H、6H、3C和/或15R。
可替代地，衬底30和漂移层32可以由其它半导体材料制成，例如，GaN、GaAs、Si、Ge或另一些其它半导体材料。
漂移层32在顶侧面32a与底侧面32b之间延伸(底侧面32b与衬底30的前侧面30a直接接触)。在漂移层32的顶侧面32a上，硬掩模34被形成，例如，通过沉积掩模层以及随后的光刻限定，掩模层例如由原硅酸四乙酯(TEOS)制成。硬掩模34具有在0.5μm与2μm之间的厚度，或者在任何情况下，具有用于屏蔽在下文中参照图3D描述的注入的厚度。因此被形成的硬掩模34包括：第一部分34a，该第一部分34a在晶片100的区域33中延伸，在区域33处，在后续步骤中二极管50的边缘区域(与图1和图2的边缘区域6类型相同)将被形成；以及多个第二部分34b，该多个第二部分34b在晶片100的区域35中延伸，在区域35处，在后续步骤中二极管50的有源区域将被形成。
例如，掩模层34的蚀刻是通过使用关于漂移层32选择的蚀刻化学成分、经由具有高各向异性分量的干蚀刻过程而被执行的，例如，该干蚀刻过程是RIE(反应离子蚀刻)类型或ICP(电感耦合等离子体)类型的。在该示例中，由于层32由SiC制成，在蚀刻室中的压力范围在100与10毫托(mTorr)之间(根据它是RIE还是ICP蚀刻)的条件下，并且在功率在500与700W之间的情况下，可以将在He中稀释的CHF3/CF4/Ar用作蚀刻化学成分。因此，可以获得第二部分34b，该第二部分34b具有相对于漂移层32的顶侧面32a的平躺平面(平行于XY)大致正交(在大约85°与89°之间，例如，大约88°)的侧壁。
掩模层的材料与蚀刻化学成分一样可以作为期望在第二部分34b的侧壁与漂移层32的顶侧面32a的平躺平面之间获得的角度的函数来选择。此处，接近于90°(或者，通常大于85°)的角度是期望的，以便使二极管50在轴X的方向上紧凑。
接着(图3B)是形成另一掩模36的步骤，另一掩模36被形成在晶片100上，并且具体地，在硬掩模34的第一部分34a和漂移层32上，在漂移层32的在硬掩模34的第一部分34a与第二部分34b之间(即，在区域33与区域35之间)延伸的区域中。
相反，掩模36未在第二部分34b之上或者在第二部分34b之间延伸，或者在任何情况下，未在晶片100的二极管50的有源区域将被形成的区域35上延伸。
如可以从图3B注意到的，在沉积光阻剂层(例如，通过旋涂)的步骤之后，形成掩模36的步骤设想去除光阻剂层的选择性部分的步骤，以便形成具有相对于顶表面32a倾斜的表面的过渡区36a；因此，在过渡区36a中，从漂移层32的顶表面32a开始沿着轴Z测量的掩模36的厚度在远离区域33的方向上(或者，同样地，在朝着区域35的方向上)递减。具体地，掩模36具有沿着轴Z测量的最大厚度dM，最大厚度dM被包括在2μm与6μm之间，并且在过渡区36a中，掩模36的厚度以预设斜率从dM减小到零厚度。掩模36的倾斜表面具有被设置在10°与60°之间、例如45°(由倾斜表面与漂移层32的顶表面32a相交形成的、掩模36的内角α的幅值)的斜率。
在图3B的实施例中，过渡区36a中的掩模36的厚度的减小大致沿着轴X呈线性；在不同实施例(未示出)中，掩模36的厚度的减小是在分立台阶中沿着轴X进行的，即，通过小台阶进行的。
掩模36(具体地，过渡区36a)的期望形状可以利用如下过程来获得：该过程使用厚度大(具体地，等于或大于2μm)的光阻剂，曝光的适当步骤，其中该过程的聚焦条件可以相对于机器将自动实施的最好设置(自动聚焦)被改变。具体地，相对于掩模36(或者确切地说，掩模36的顶侧面，以便减少其厚度的影响)的平躺平面，散焦的条件被包括在0至-1.5μm之间，接着是显影步骤，在显影步骤中，可以执行溶剂的单一分配或溶剂的双重分配(“双坑(double puddle)”)，以去除光阻剂的在曝光步骤期间暴露于UV辐射的部分。在显影步骤结束时，过渡区36a将呈现出被包括在大约70°与75°之间的由顶侧面32a限定的平面中的仰角(图3B中的角度α)。然后，掩模36经受适当的热处理以利于其稳定性；该步骤引起角度α的进一步变化，该角度α降到在大约60°与70°之间的值。在一个实施例中，掩模36的上述热处理设想：在具有或没有初始斜坡的情况下，在烤箱中在被包括在120℃与130℃之间的温度下烘烤达一小时的过程；在又一实施例中，热处理设想深UV类型的过程，由此，在存在UV辐射的情况下，在200℃与220℃之间的温度(通过3至5分钟的持续时间的温度斜坡达到)下，执行烘烤。UV辐射便于并加速了光阻剂的交联过程。
在光阻剂的热处理的上述步骤期间，光阻剂释放陷在其内的溶剂，同时交联过程被执行，交联过程利用对构成光阻剂的大分子的双键和三键的修改：在宏观水平下的该修改的结果是对等离子体的更大阻力(这是有用的，尤其是在随后的蚀刻SiC的步骤中)以及光阻剂层自身的轮廓的变化。通过这种方式，掩模36的(在平面XZ中的截面视图中的)轮廓被生成，该轮廓与侧面32a的平躺平面(平行于XY)形成在60°与70°之间的角度，如上面所指定的。
然后，接着是蚀刻晶片100的步骤(图3C)，具体地，使用ICP蚀刻工具的干蚀刻，使用O2/SF6/HBr作为蚀刻化学成分，其中区域中的压力为大约10至15毫托，并且(用于生成等离子体的)源处的功率范围在600W与800W之间，并且偏置功率在70W与150W之间(用于蚀刻物种朝着卡盘的加速)。通常，上述参数被选择以便在比漂移层32的去除速率高的速率(例如，漂移层32的去除速率的大约三倍)下去除掩模36。
蚀刻继续，从而去除漂移层32的未被掩模36或掩模34保护的部分，以在区域35(二极管50的有源区域)中的漂移层32中形成沟槽38，沟槽38具有大致垂直的壁。
由于上述蚀刻过程同样去除掩模36的表面部分，通过执行图3C的蚀刻步骤达作为要获得的挖掘深度的函数的时间(其中上限由用于掩模36的光阻剂的蚀刻速率及掩模36的厚度来确定)，还去除的是由于去除了掩模36的逐渐较薄部分而逐渐暴露的漂移层32的表面部分。换言之，掩模36在过渡区36a中的倾斜表面处在轴X(远离区域35)的方向上后退，从逐渐暴露漂移层32的顶表面32a的因此可以由离子束蚀刻和去除的部分。
通过这种方式，在区域35(二极管50的有源区域)与区域33(二极管50的边缘终止区域)之间，获得漂移层32的过渡区域32c，过渡区域32c具有作为掩模36的过渡区36a的斜率以及在掩模36的材料的蚀刻速率与漂移层32的材料的蚀刻速率之间的差的函数的斜率。
因此，在图3C的步骤结束时，晶片100呈现出沟槽38和过渡区域32c，沟槽38由壁界定，该壁相对于顶表面32a(此处，平行于晶片100的平躺平面XY)具有被包括在80°与90°之间的斜率，过渡区域32c由漂移层32的表面界定，该表面相对于顶表面32a具有被包括在10°与60°之间的斜率。在相同的处理步骤中，因此针对正在生产的二极管50的两个不同的功能区域获得两个不同的斜率。
然后(图3D)，掩模36被去除，并且掩模34保持在晶片100上。现在利用硬掩模34，执行注入具有第二导电性类型(此处是P)的掺杂剂物种(例如，硼或铝)的步骤(在附图中由箭头39指示)。因此，在每个沟槽38处形成(此处是P型的)多个结势垒(JB)元件40。
在上面的注入步骤期间，注入阳极区域41同样被形成在区域33与区域35之间(即，在掩模部分34a与多个掩模部分34b之间)。
在一个实施例中，图3D的步骤包括具有第二导电性类型的掺杂剂物种的一次或多次注入，其中注入能量被包括在30keV与400keV之间，并且其中剂量在1·1012个原子/cm2与1·1015个原子/cm2之间，以便形成具有高于1·1018个原子/cm3的掺杂剂浓度的结势垒元件40和注入阳极区域41。
然后接着(图3E)是通过注入具有第二导电性类型的掺杂剂物种来形成边缘区域42的步骤。为了这个目的，在注入步骤之前，掩模34被去除，然后(例如，TEOS的)注入掩模43被形成在晶片100上，被图案化以便仅暴露期望形成边缘区域42处的表面部分。接着是注入(此处是P型的，并在附图中由箭头44指示)，这通过注入掺杂剂原子(例如，铝或硼)被执行，其中注入能量被包括在20keV与300keV之间，并且注入剂量被包括在1·1012个原子/cm2与1·1013个原子/cm2之间。
根据一个实施例，掩模43被图案化，使得边缘区域42延伸成与注入阳极区域41的终端部分部分地重叠，使得两个区域将会电接触，并且即使在掩模34与43之间存在任何可能的未对准的情况下，P型层的连续性也将会被保证。
接下来(图3F)，掩模43被去除，并且执行热退火的步骤，以用于在图3D和图3E的步骤中被注入的掺杂剂物种的扩散和活化。例如，热退火在高于1600℃(例如，在1700与1900℃之间，并且在一些情况下，甚至更高)的温度下被执行。在热退火之后，边缘区域42具有被包括在大约1·1015个原子/cm3与1·1017个原子/cm3之间的掺杂剂物种的浓度，而结势垒元件40和注入阳极区域41具有被包括在大约1·1017个原子/cm3与1·1020个原子/cm3之间的掺杂剂物种的浓度。
接着是绝缘层46的形成，绝缘层46被设计为完全覆盖边缘区域42并且使过渡区32和有源区域35暴露出来(图3G)。例如，绝缘层46是沉积的TEOS。
然后(图3H)，阳极金属化被形成。
为了这个目的，金属材料的界面层47被沉积在晶片100上，该金属材料诸如为钛、镍、钼或其它导电材料，该其它导电材料是基于用于界面层47的金属以及用于漂移层32的半导体的物理参数所选择的(通常，当结被设置在金属与半导体之间时，针对电子和空穴两者都形成能量势垒)。上述参数包括金属的功函数、半导体的功函数以及半导体的电子亲和能。金属的功函数越低，电压降越低；然而，与具有低功函数的金属相对应的是成品器件的较高泄漏。因此，可以基于可接受的泄漏与可接受的电压降之间的折衷来选择金属。界面层47经由溅射被沉积，并且具有大约在10nm与500nm之间的厚度。界面层47延伸成与注入阳极区域41接触，与漂移层32的在一个沟槽38与相邻沟槽之间的区域接触，并且同样地渗透到沟槽38中。具体地，界面层47与漂移层32的暴露区域形成肖特基接触，并且与结势垒元件40以及注入阳极区域41形成欧姆接触。
接下来，另一金属层48被形成在界面层47的顶部上，并且与界面层47直接接触。例如，金属层48是铝或铜的，并且具有几微米、例如在1与10μm之间的厚度。
由界面层47和金属层48构成的整体形成阳极金属化49。
因此，多个肖特基型的金属-半导体结被形成在阳极金属化49与漂移层32的具有第一导电性类型(N)的区域之间。
相反，具有驱动PN结的功能的欧姆接触被形成在阳极金属化49与结势垒元件40(具有第二导电性类型，此处为P)之间。
具有驱动边缘区域的功能的欧姆接触被形成在阳极金属化49与注入阳极区域41(具有第二导电性类型，此处为P)之间。
在不同实施例(未示出)中，界面层47可以被省略，使得阳极金属化49与金属层48一致，金属层48延伸成与漂移层32直接接触。
最后，例如，通过沉积被设计为与衬底30形成欧姆接触的金属材料层45，阴极接触被形成在衬底30的后侧面30b上。
漂移层32的在肖特基结与金属材料层45(阴极)之间沿着轴Z延伸的区域是二极管50的有源区域4(即，电荷漂移发生的区域)。边缘区域42完全(例如，边缘区域42是环)或部分地包围有源区域4。边缘区域42的功能是减少或防止肖特基结外部的电场线的拥挤。
通过对根据本公开提供的公开内容的特性的审查，它所具有的优势是显而易见的。
具体地，本公开使得能够使用与已知类型的过程相比制造步骤数量减少的低成本过程，在半导体器件中形成沟槽和挖掘部，沟槽和挖掘部具有界定它们的壁的不同斜率。甚至更具体地，这些沟槽和挖掘部在同一处理步骤中同时被形成。这使得能够消除使用不同的掩模来形成沟槽和挖掘部时可能出现的未对准问题，沟槽和挖掘部由具有彼此不同的斜率的壁界定。进一步地，由于本公开的技术方案，与图2的解决方案相比，总面积可能更小，并且同时，避免了不期望的场线在被形成在漂移层中的角落处的集中(如参照图1的现有技术讨论的)。
最后，很明显，可以对本文已经描述和图示的内容进行修改和变更，而不会因此脱离本公开的范围。
例如，可以实施先前描述的用于制造电子器件的方法，该电子器件具有仅一个沟槽38和/或在阳极金属化48与漂移层32之间的仅一个肖特基接触。
进一步地，可以将区域32c的斜率增加到超过50°，同时接受器件的性能降低，在任何情况下，保持斜率小于沟槽38的内壁的斜率的值。同样地，可以将沟槽38的内壁的斜率减小到低于80°，在任何情况下，保持斜率大于区域32c的斜率的值。
在产生沟槽MOSFET型器件的边缘结构的步骤期间，本公开同样可以被应用。
上述各种实施例可以被组合以提供另外的实施例。鉴于上述说明，可以对实施例进行这些和其它改变。通常，在所附权利要求书中，所使用的术语不应该被解释为将权利要求限制于本说明书和权利要求书中所公开的特定实施例，而是应该被解释为包括所有可能的实施例，连同这样的权利要求被赋予的等效物的全部范围。因此，权利要求书不受本公开的限制。

Claims (18)

1.一种电子器件的制造方法，包括：
形成具有顶表面和第一导电性的漂移层；
通过从所述顶表面开始蚀刻所述漂移层，在所述漂移层中形成沟槽；
通过注入掺杂剂物种，相对于所述沟槽侧向地形成边缘终止结构，所述掺杂剂物种具有与所述第一导电性不同的第二导电性；以及
通过从所述顶表面开始蚀刻所述漂移层，在所述沟槽与所述边缘终止结构之间形成凹陷区域，其中：
形成所述凹陷区域和形成所述沟槽同时被执行，
形成所述凹陷区域包括将所述漂移层图案化为具有第一斜率，以及
形成所述沟槽包括蚀刻所述漂移层以限定所述沟槽的侧壁，所述侧壁具有比所述第一斜率更陡的第二斜率，
其中同时形成所述凹陷区域和所述沟槽包括：
形成具有第一开口和第二开口的第一蚀刻掩模；
形成第二蚀刻掩模，所述第二蚀刻掩模延伸到所述第一蚀刻掩模的所述第二开口的第一部分中，并且留下由所述第二开口暴露的所述漂移层的第一部分未被覆盖，所述第二蚀刻掩模具有厚度根据所述第一斜率减小的斜坡；以及
执行蚀刻，所述蚀刻通过去除通过所述第一开口暴露的所述漂移层的第二部分来形成所述凹陷区域，并且通过去除所述漂移层的所述第一部分、去除所述第二蚀刻掩模的所述斜坡的至少一部分、并且去除通过去除所述斜坡的所述至少一部分而未被覆盖的所述漂移层的第三部分，来形成所述凹陷区域。
2.根据权利要求1所述的方法，其中所述第一蚀刻掩模由TEOS制成，并且所述第二蚀刻掩模由光阻剂制成。
3.根据权利要求1所述的方法，其中执行所述蚀刻包括使用电感耦合等离子体来蚀刻。
4.根据权利要求3所述的方法，其中使用O2/SF6/HBr、蚀刻室中10毫托至15毫托的压力、具有在600W与800W之间的功率的等离子体源、以及在70W与150W之间的偏置功率，来执行所述蚀刻。
5.根据权利要求1所述的方法，其中所述第一斜率被包括在10°与60°之间，并且所述第二斜率被包括在80°与90°之间。
6.根据权利要求1所述的方法，进一步包括：在所述沟槽的底部处的所述漂移层中，注入具有所述第二导电性的掺杂剂物种。
7.根据权利要求6所述的方法，其中注入掺杂剂物种包括：在所述凹陷区域中以及在所述漂移层的在所述凹陷区域与所述边缘终止结构之间的部分中，注入所述掺杂剂物种，从而形成与所述边缘终止结构接触的注入阳极区域。
8.根据权利要求6所述的方法，进一步包括：在所述注入步骤之前，在所述顶表面的顶部上形成硬掩模，所述硬掩模具有由所述硬掩模的侧壁限定的开口，其中形成所述沟槽包括通过所述硬掩模中的所述开口蚀刻所述漂移层，并且所述注入步骤包括限定所述漂移层的具有所述第一导电性类型的一个或多个表面区域。
9.根据权利要求8所述的方法，进一步包括：形成与所述漂移层的所述一个或多个表面区域直接接触的金属层，从而形成一个或多个肖特基结。
10.根据权利要求1所述的方法，其中所述漂移层由碳化硅制成。
11.根据权利要求1所述的方法，其中所述第一导电性是N型的，并且所述第二导电性是P型的。
12.根据权利要求1所述的方法，其中所述电子器件是功率二极管，所述方法进一步包括：
在所述漂移层的所述顶表面处形成阳极接触；以及
在所述漂移层下方形成阴极接触。
13.一种半导体器件的制造方法，包括：
在半导体主体的顶表面上形成掩模，所述掩模包括由第一侧壁限定的第一开口以及由第二侧壁限定的第二开口，所述第一侧壁具有第一斜率，其中所述第二侧壁中的一个第二侧壁是具有小于所述第一斜率的第二斜率的斜坡；
通过经由所述第一开口蚀刻所述半导体主体，在所述半导体主体中形成沟槽；以及
通过经由所述第二开口蚀刻所述半导体主体、蚀刻所述斜坡的至少一部分、并且蚀刻通过蚀刻所述斜坡的所述至少一部分而被暴露的所述半导体主体的部分，在所述半导体主体中形成凹陷区域，其中形成所述凹陷区域和形成所述沟槽并发地被执行。
14.根据权利要求13所述的方法，进一步包括：
通过注入掺杂剂物种，相对于所述沟槽侧向地形成边缘终止结构，所述掺杂剂物种具有与第一导电性不同的第二导电性；以及
在所述凹陷区域中以及在所述半导体主体的在所述凹陷区域与所述边缘终止结构之间的部分中，注入另外的掺杂剂物种，从而形成与所述边缘终止结构接触的注入阳极区域。
15.根据权利要求13所述的方法，其中所述掩模包括：限定所述第一开口的第一掩模层、以及包括所述斜坡的第二掩模层。
16.根据权利要求13所述的方法，其中，所述方法进一步包括：
在所述半导体主体的所述顶表面处形成阳极接触；以及
在所述半导体主体的底表面处形成阴极接触。
17.一种制造结势垒肖特基(JBS)二极管的方法，包括：
在半导体主体中形成沟槽，所述半导体主体具有顶表面和底表面以及第一导电性，形成所述沟槽包括从所述顶表面开始蚀刻所述半导体主体，所述沟槽由所述半导体主体的具有第一斜率的侧壁限定；
通过注入掺杂剂物种，相对于所述沟槽侧向地形成边缘终止结构，所述掺杂剂物种具有与所述第一导电性不同的第二导电性；
通过与形成所述沟槽并发地从所述顶表面开始蚀刻所述半导体主体，在所述沟槽与所述边缘终止结构之间形成凹陷区域，所述凹陷区域包括将所述半导体主体图案化为具有小于所述第一斜率的第二斜率；
在所述沟槽的底部处的所述半导体主体中注入具有所述第二导电性的掺杂剂物种，以在所述半导体主体的具有所述第一导电性类型的多个第二表面区域之间形成所述第二导电性的一个或多个第一表面区域；
在所述半导体主体的所述顶表面处形成阳极接触，所述阳极接触与所述第一表面区域和所述第二表面区域接触；以及
在所述半导体主体的所述底表面处形成阴极接触，
形成具有第一开口和第二开口的第一蚀刻掩模；
形成第二蚀刻掩模，所述第二蚀刻掩模延伸到所述第一蚀刻掩模的所述第二开口的第一部分中，并且留下所述半导体主体的由所述第二开口暴露的第一部分未被覆盖，所述第二蚀刻掩模具有厚度根据所述第一斜率减小的斜坡；以及
执行蚀刻，所述蚀刻通过去除所述半导体主体的通过所述第一开口暴露的第二部分来形成所述凹陷区域，并且通过去除所述半导体主体的所述第一部分、去除所述第二蚀刻掩模的所述斜坡的至少一部分、并且去除通过去除所述斜坡的所述至少一部分而未被覆盖的所述半导体主体的第三部分，来形成所述凹陷区域。
18.根据权利要求17所述的方法，其中所述第一斜率被包括在10°与60°之间，并且所述第二斜率被包括在80°与90°之间。
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