CN109992798A - 一种基于Altium Designer软件的埋阻设计方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000005538 encapsulation Methods 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims abstract description 10
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 229910000679 solder Inorganic materials 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910018104 Ni-P Inorganic materials 0.000 description 1
- 229910018536 Ni—P Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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Abstract
本发明公开了一种基于Altium Designer软件的埋阻设计方法，该方法包括：根据所需埋阻的阻值大小和埋阻材料的阻值系数制作埋阻封装，在需要实现埋阻的布线层放置埋阻。本发明实现了应用Altium Designer软件设计埋阻的方法；节省了PCB板面布局空间，用于放置更多主元器件(或高功率元件)及高密度布线，进一步增强其整体系统功能；减少PCB板面的焊点个数，增加PCB全板的可靠性；清除了焊点与电阻引脚所构成的回路，避免信号通过时所造成的不良寄生效应，如寄生电容或寄生电感。
Description
技术领域
本发明涉及电子设备技术领域，尤其涉及一种基于Altium Designer软件的埋阻设计方法。
背景技术
随着电子产品的高频和高速性能进一步加剧，系统内部电磁干扰问题日益突出，目前业界SMT技术能处理的最小封装为0201(手机中获广泛应用)。虽然无源SMT分立器件的引线已经很短，但对于动辄超过几百兆的高速、高频信号，这样的寄生参数却依然对SI信号质量有显著影响，而嵌入式埋阻的设计可有效降低电磁干扰和辐射以及电源噪声，其重视程度日益增强；在高端EDA设计软件中，Mentor Expedition和Allegro Cadance都已集成埋阻设计模块，但对当前使用低端EDA软件Altium Designer设计人员来说，目前还没有一种方法可以实现埋阻的设计。
发明内容
为了解决上述技术问题，本发明的目的是提供一种基于Altium Designer软件的埋阻设计方法。
本发明所采用的技术方案是：一种基于Altium Designer软件的埋阻设计方法，该方法包括：根据所需埋阻的阻值大小和埋阻材料的阻值系数制作埋阻封装，在需要实现埋阻的布线层放置埋阻。
进一步，所述埋阻封装包括埋阻实体和分别设置与埋阻实体两端的焊盘。
进一步，所述埋阻封装设有禁布区。
进一步，其还包括：设置埋阻MASK层，其中埋阻MASK层比埋阻实体的长度和宽度同时大5-10mil。
本发明的有益效果是：本发明根据所需埋阻的阻值大小和埋阻材料的阻值系数制作埋阻封装，在需要实现埋阻的布线层放置埋阻。解决了Altium Designer软件实现埋阻设计的问题。
附图说明
下面结合附图对本发明的具体实施方式作进一步说明：
图1是本发明中埋阻封装的结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
一种基于Altium Designer软件的埋阻设计方法，该方法包括：根据所需埋阻的阻值大小和埋阻材料的阻值系数制作埋阻封装，在需要实现埋阻的布线层放置埋阻。所述埋阻封装包括埋阻实体和分别设置与埋阻实体两端的焊盘。所述埋阻封装设有禁布区。其还包括设置埋阻MASK层，其中埋阻MASK层比埋阻实体的长度和宽度大5-10mil。
实施例
确定埋阻设计所采用的埋阻材料。
本方案中采用Ohmega-ply公司提供的Ni-P合金材料，选择25ohm/sq系数的埋阻材料，即方阻为25欧姆的材料。
阻值大小：R＝25ohm/sq×(L/W)；
阻值范围：10ohm～500ohm；
公差：+/-5％。
确定需要采用埋阻设计的电阻及阻值，以及采用埋阻设计的布线层。
本方案中需要将设计中用到封装为0603的100欧姆电阻全部替换为埋阻，在Mid-layer2(ART04)层实现埋阻设计。设计100欧姆埋阻的封装。
在PCB封装库Library中添加埋阻封装Embed_Res100，Description里面注明埋阻材料Ohmega-ply-25ohm，在层(Layer)设置中将两个机械层(Mechanical)修改为Ohmega-ply-25ohm层和Embed_Res_Mask层。
在Layer Stack Manager中添加所需要的层，即在布线层的哪一层要实现埋阻，此方案在Mid-layer2(ART04)层实现埋阻与铜线的连接，可以与PCB中的原始层设置保持一致。
在Ohmega-ply-25ohm层放置10X40mil(25ohmX40/10)的100欧姆的埋阻，该埋阻封装如图1所示，其包括埋阻实体1和在埋阻实体两端放置10X10mil的焊盘(2、3)，在Keep-outLayer层设置禁布区4。并在Embed_Res_Mask层增加20X50mil的埋阻Mask层5(比埋阻实体的长度和宽度同时大5-10mil)。
在原理图中将封装为0603的100欧姆电阻全部替换为埋阻的封装Embed_Res100，至此，可以将PCB中0603封装100欧姆的电阻全部替换为埋阻封装Embed_Res100，按照正常布局思路进行器件布局，埋阻只能放置于Mid-layer2(ART04)层，完成布局后进行布线，埋阻焊盘直接用Mid-layer2(ART04)层出线，设计完成后即可进行正常的Gerber设置，必须勾选Ohmega-ply-25ohm层和Embed_Res_Mask层。
本发明实现了应用Altium Designer软件设计埋阻的方法；节省了PCB板面布局空间，用于放置更多主元器件(或高功率元件)及高密度布线，进一步增强其整体系统功能；减少PCB板面的焊点个数，增加PCB全板的可靠性；清除了焊点与电阻引脚所构成的回路，避免信号通过时所造成的不良寄生效应，如寄生电容或寄生电感。
以上是对本发明的较佳实施进行了具体说明，但本发明创造并不限于所述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (4)
1.一种基于Altium Designer软件的埋阻设计方法，其特征在于，该方法包括：根据所需埋阻的阻值大小和埋阻材料的阻值系数制作埋阻封装，在需要实现埋阻的布线层放置埋阻。
2.根据权利要求1所述的基于Altium Designer软件的埋阻设计方法，其特征在于，所述埋阻封装包括埋阻实体和分别设置与埋阻实体两端的焊盘。
3.根据权利要求2所述的基于Altium Designer软件的埋阻设计方法，其特征在于：所述埋阻封装设有禁布区。
4.根据权利要求2或3所述的基于Altium Designer软件的埋阻设计方法，其特征在于、其还包括：设置埋阻MASK层，其中埋阻MASK层比埋阻实体的长度和宽度同时大5-10mil。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711476256.XA CN109992798B (zh) | 2017-12-29 | 2017-12-29 | 一种基于Altium Designer软件的埋阻设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711476256.XA CN109992798B (zh) | 2017-12-29 | 2017-12-29 | 一种基于Altium Designer软件的埋阻设计方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109992798A true CN109992798A (zh) | 2019-07-09 |
| CN109992798B CN109992798B (zh) | 2023-10-24 |
Family
ID=67108804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711476256.XA Active CN109992798B (zh) | 2017-12-29 | 2017-12-29 | 一种基于Altium Designer软件的埋阻设计方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109992798B (zh) |
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