CN109983693A - 用于功率放大器的预失真的方法和电路 - Google Patents

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Abstract

数字预失真(DPD)系统(302B)包括被配置为接收DPD输入信号的输入(222)。DPD系统包括第一预失真电路(404)，其被配置为提供被耦接到输入的第一信号路径以产生第一预失真信号(428)。第一预失真电路包括第一无限脉冲响应(MR)滤波器(416)。第二预失真电路(406)被配置为提供被耦接到输入的、与第一信号路径并联的第二信号路径，以产生第二预失真信号(430)。第二预失真电路包括第二MR滤波器(418)。组合器电路(442)被配置为组合第一预失真信号和第二预失真信号以生成DPD输出信号(306)。

Description

用于功率放大器的预失真的方法和电路
技术领域
本公开的示例总的涉及集成电路(“IC”)，并且具体地涉及与执行功率放大器的数字预失真有关的实施例。
背景技术
集成电路可用于在通信系统中传输数据。通信系统的基本组件之一是功率放大器。功率放大器的非线性产生超出特定信道的信号带宽的频谱增长(加宽)，其干扰相邻信道。它还会在该特定信道的信号带宽内引起失真，从而降低误码率(BER)性能。虽然可以使用数字预失真(DPD)技术来线性化非线性功率放大器，但是满足无线通信中的新应用所增加的性能要求是具有挑战性的。
因此，需要一种改进的DPD系统。
发明内容
在根据本公开的一些实施例中，数字预失真(DPD)系统包括被配置为接收DPD输入信号的输入。所述DPD系统包括被配置为提供耦接到输入的第一信号路径以产生第一预失真信号的第一预失真电路。所述第一预失真电路包括第一无限脉冲响应(IIR)滤波器。所述DPD系统还包括被配置为提供耦接到输入的、与第一信号路径并联的第二信号路径以产生第二预失真信号的第二预失真电路。所述第二预失真电路包括第二IIR滤波器。DPD系统还包括被配置为组合第一预失真信号和第二预失真信号以生成DPD输出信号的组合器电路。
在一些实施例中，DPD系统的DPD输出信号被耦接到功率放大器的输入，以产生放大的输出信号。DPD输出信号被配置为补偿功率放大器的记忆效应。
在一些实施例中，功率放大器包括氮化镓(GaN)晶体管。
在一些实施例中，第一IIR滤波器被配置为补偿GaN晶体管的第一记忆效应。
在一些实施例中，第一IIR滤波器的第一系数是基于与第一记忆效应相关联的第一记忆效应时间常数来确定的。
在一些实施例中，第二IIR滤波器被配置为补偿GaN晶体管的第二记忆效应。所述第二记忆效应与第一记忆效应不同。
在一些实施例中，第一和第二记忆效应中的每一个是从由GaN晶体管的栅极滞后效应、漏极滞后效应和热效应组成的组中选择的。
在一些实施例中，第一IIR滤波器和第二IIR滤波器具有不同的阶数。
在一些实施例中，所述DPD系统包括被配置为提供耦接到输入的、与第一和第二信号路径并联的第三信号路径，以产生第三预失真信号的第三预失真电路。第三预失真电路不包括IIR滤波器。组合器电路被配置为组合第一、第二和第三预失真信号以产生DPD输出信号。
在一些实施例中，第三预失真电路被配置为对DPD输入信号执行基于记忆多项式的预失真操作以产生第三预失真信号。
在一些实施例中，一种方法包括：在数字预失真(DPD)系统的输入处接收DPD输入信号；通过DPD系统的第一预失真电路提供耦接到输入的第一信号路径以产生第一预失真信号，其中第一预失真电路包括第一无限脉冲响应(IIR)滤波器；由DPD系统的第二预失真电路提供耦接到输入的、与第一信号路径并联的第二信号路径，以产生第二预失真信号，其中第二预失真电路包括第二IIR滤波器；以及组合第一预失真信号和第二预失真信号，以产生DPD输出信号。
在一些实施例中，所述方法包括：由功率放大器放大DPD输出信号以产生放大的输出信号。所述DPD系统被配置为补偿功率放大器的记忆效应。
在一些实施例中，所述方法包括使用第一IIR滤波器补偿GaN晶体管的第一记忆效应。
在一些实施例中，所述方法包括基于与第一记忆效应相关联的第一记忆效应时间常数来确定第一IIR滤波器的第一系数。
在一些实施例中，该方法包括使用第二IIR滤波器补偿GaN晶体管的第二记忆效应。第二记忆效应与第一记忆效应不同。
在一些实施例中，所述方法包括：由DPD系统的第三预失真电路提供第三信号路径，第三信号路径耦接到输入的、与第一和第二信号路径并联以产生第三预失真信号，其中第三预失真电路不包括IIR滤波器；以及组合第一，第二和第三预失真信号以产生DPD输出信号。
在一些实施例中，所述方法包括由第三预失真电路对DPD输入信号执行基于记忆多项式的预失真操作以产生第三预失真信号。
通过阅读以下详细描述和附图，其他方面和特征将是显而易见的。
附图说明
图1是显示根据本公开的一些实施例的、用于IC的示例性架构的框图。
图2是显示根据本公开的一些实施例的通信系统的框图。
图3是显示根据本公开的一些实施例的功率放大系统的框图。
图4A和4B是显示根据本公开的一些实施例的数字预失真系统和/或其一部分的实施例的框图。
图5是显示根据本公开的一些实施例的、用于生成用于DPD系统的参数的测量系统的框图。
图6显示根据本公开的一些实施例的、由图5的测量系统生成的测量曲线。
图7是显示根据本公开的一些实施例的、用于生成用于DPD系统的参数的测量系统的框图。
图8显示根据本公开的一些实施例的、由图7的测量系统生成的测量曲线。
图9A、9B和9C是根据本公开的一些实施例的DPD系统的各种信号的图。
图10是显示根据本公开的一些实施例的DPD系统的一部分的框图。
图11A、11B、11C和11D显示根据本公开的一些实施例的DPD系统的各种信号的时序图。
图12A和12B显示根据本公开的各种实施例的相邻信道功率比(ACPR)时间扫描性能的比较。
图13显示根据本公开的各种实施例的ACPR谱扫描性能的比较。
具体实施方式
在下文中参考其中显示示例性实施例的附图描述了各种实施例。然而，要求保护的发明可以以不同的形式实施，并且不应该被解释为限于这里阐述的实施例。在全文中相同的附图标记表示相同的元件。因此，对于每个附图的描述，将不再详细描述相同的元件。还应指出，附图仅旨在便于实施例的描述。并不是打算将它们作为对于所要求保护的发明的详尽描述，或作为对要求保护的发明的范围的限制。另外，所示实施例不需要具有所示的所有方面或优点。结合特定实施例描述的方面或优点不必限于该实施例，并且即使没有如此示出，或者如果没有如此明确地描述，也可以在任何其他实施例中实践。所述特征，功能和优点可以在各种实施例中独立地实现，或者可以在其他实施例中组合。
在描述在若干附图中说明性地描绘的示例性实施例之前，提供一般性介绍以进一步理解。功率放大器是通信系统中必不可少的组件之一，并且本质上是非线性的。功率放大器中的非线性导致超出特定信道的信号带宽的频谱增长，其干扰相邻信道。它还会导致该信号带宽内的失真，从而导致接收器处的误码率增加。在各种实施例中，DPD系统可用于补偿功率放大器中的各种失真，从而降低通信系统的ACPR。已经发现DPD系统可以使用无限脉冲响应(IIR)滤波器来补偿功率放大器中的记忆效应，包括例如与氮化镓(GaN)功率放大器中的深电子陷阱效应相关的长期记忆效应。
考虑到上述的一般理解，下面描述电感器结构的各种实施例。因为一个或多个上述实施例是通过使用特定类型的IC来示例说明的，所以这种IC的详细描述在下面提供。然而，应当看到，其他类型的IC可以从本文描述的一个或多个实施例获益。
可编程逻辑器件(“PLD”)是众所周知类型的集成电路，其可被编程以执行指定的逻辑功能。一种类型的PLD，即现场可编程门阵列(“FPGA”)，通常包括可编程单元块(tile)阵列。这些可编程单元块可包括例如输入/输出块(“IOB”)、可配置逻辑块(“CLB”)、专用随机存取存储器块(“BRAM”)、乘法器、数字信号处理块(“DSP”)、处理器、时钟管理器、延迟锁定环路(“DLL”)等等。如本文所使用的，“包括”和“包含”意指包括但不是限制。
每个可编程单元块通常包括可编程互连和可编程逻辑。可编程互连通常包括由可编程互连点(“PIP”)互连的大量不同长度的互连线。可编程逻辑使用可编程元件实现用户设计的逻辑，该可编程元件可包括例如函数发生器、寄存器、算术逻辑等。
可编程互连和可编程逻辑通常通过将配置数据流加载到内部配置存储器单元中来编程，该内部配置存储器单元规定可编程元件如何进行配置。所述配置数据可以从存储器(例如，从外部PROM)读取，或者通过外部设备将配置数据写入FPGA。然后，各个存储器单元的集体状态确定FPGA的功能。
另一种类型的PLD是复杂可编程逻辑器件(CPLD)。CPLD包括通过互连开关矩阵连接在一起或者连接到输入/输出(“I/O”)资源的两个或更多个“功能块”。CPLD的每个功能块包括两级AND/OR结构，其类似于可编程逻辑阵列(“PLA”)和可编程阵列逻辑(“PAL”)器件中使用的结构。在CPLD中，配置数据通常被存储在片上的非易失性存储器中。在某些CPLD中，配置数据被存储在片上的非易失性存储器中，然后作为初始配置(编程)序列的一部分被下载到易失性存储器中。
通常，对于这些可编程逻辑器件(“PLD”)中的每一个，器件的功能由为此目的提供给器件的配置数据控制。配置数据可以存储在易失性存储器中(例如，静态存储器单元，如在FPGA和一些CPLD中常见的)，存储在非易失性存储器中(例如，FLASH存储器，如在一些CPLD中)，或存储在任何其他类型的存储器单元中。
其他PLD是通过应用处理层，诸如金属层，而被编程，该处理层可编程地互连器件上的各种元件。这些PLD称为掩模可编程器件。PLD还可以以其他方式实现，例如，使用熔丝或反熔丝技术。术语“PLD”和“可编程逻辑器件”包括但不限于这些示例性器件，以及包含仅部分可编程的器件。例如，一种类型的PLD包括硬编码晶体管逻辑和可编程地互连该硬编码晶体管逻辑的可编程开关结构的组合。
如上所述，高级FPGA可以包括在阵列中的几种不同类型的可编程逻辑块。例如，图1显示示例性FPGA架构100。FPGA架构100包括大量不同的可编程单元块，包括多吉兆比特收发器(“MGT”)101、可配置逻辑块(“CLB”)102、随机存取存储器块(“BRAM”)103、输入/输出块(“IOB”)104、配置和时钟逻辑(“CONFIG/CLOCKS”)105、数字信号处理块(“DSP”)106、专用输入/输出块(“I/O”)107(例如，配置端口和时钟端口)，以及诸如数字时钟管理器、模数转换器、系统监视逻辑等那样的其他可编程逻辑108。一些FPGA还包括专用处理器块(“PROC”)110。
在一些FPGA中，每个可编程单元块可包括至少一个可编程互连元件(“INT”)111，其具有到同一单元块内的可编程逻辑元件的输入和输出端子120的连接，如包括在图1顶部的示例所示。每个可编程互连元件111还可以包括到相同单元块或其他单元块中的相邻可编程互连元件的互连段122的连接。每个可编程互连元件111还可以包括到逻辑块(未示出)之间的通用布线资源的互连段124的连接。通用布线资源可以包括：包括互连段(例如，互连段124)的轨道的逻辑块(未示出)与用于连接互连段的开关块(未示出)之间的布线通道。通用布线资源的互连段(例如，互连段124)可以跨越一个或多个逻辑块。与通用布线资源在一起的可编程互连元件111实现用于所示FPGA的可编程互连结构(“可编程互连”)。
在示例的实施方案中，CLB 102可以包括可被编程为实现用户逻辑的可配置逻辑元件(“CLE”)112，加上单个可编程互连元件(“INT”)111。除了一个或多个可编程互连元件之外，BRAM 103还可以包括BRAM逻辑元件(“BRL”)113。通常，单元块中包括的互连元件的数量取决于单元块的高度。在图示的示例中，BRAM单元块具有与五个CLB相同的高度，但是也可以使用其他数量(例如，四个)。除了适当数量的可编程互连元件之外，DSP单元块106还可以包括DSP逻辑元件(“DSPL”)114。除了可编程互连元件111的一个实例之外，IOB 104还可以包括例如输入/输出逻辑元件(“IOL”)115的两个实例。正如本领域技术人员将看到的，连接到例如I/O逻辑元件115的实际的I/O焊盘通常不限于输入/输出逻辑元件115的区域。
在图1的示例中，靠近管芯中心的区域(水平描绘)(例如，其由图1中所示的区域105、107和108形成)可用于配置、时钟、和其他控制逻辑。从该水平区域延伸的列109(垂直描绘)或其他列可用于在FPGA的宽度上分布时钟和配置信号。
利用图1中所示的架构的一些FPGA包括附加逻辑块，这些逻辑块会破坏构成FPGA大部分的常规柱状结构。附加逻辑块可以是可编程块和/或专用逻辑。例如，PROC 110跨越几列CLB和BRAM。PROC 110可以包括各种组件，范围从单个微处理器到包括微处理器、存储器控制器、外围设备等的完整可编程处理系统。
一方面，PROC 110被实现为专用电路，例如，作为被制造成实现IC的可编程电路的管芯的一部分的硬连线处理器。PROC 110可以表示各种不同处理器类型和/或系统中的任何一种，其复杂程度从单个处理器(例如，能够执行程序代码的单个核)到具有一个或多个核、模块、协处理器、接口等的整个处理器系统。
另一方面，PROC 110从架构100中省略，并且可以用一个或多个所描述的其他种类的可编程块替换。此外，这些块可被利用来形成“软处理器”，因为可编程电路的各种块可被使用来形成可执行程序代码的处理器，如PROC 110的情况。
短语“可编程电路”可以指IC内的可编程电路元件，例如，本文所述的各种可编程或可配置电路块或单元块，以及根据加载到IC中的配置数据，选择性地耦接各种电路块、单元块和/或元件的互连电路。例如，在PROC 110外部的图1所示的部分，诸如CLB 102和BRAM103，可以被认为是IC的可编程电路。
在一些实施例中，在配置数据没有加载到IC中之前，不能建立可编程电路的功能和连接。一组配置数据可被使用于编程诸如FPGA那样的IC的可编程电路。在一些情况下，配置数据被称为“配置比特流”。通常，在没有首先将配置比特流加载到IC中的情况下，可编程电路不可操作或不起作用。配置比特流有效地实现或实例化可编程电路内的特定电路设计。电路设计指定例如可编程电路块的功能方面和各种可编程电路块之间的物理连接。
在一些实施例中，“硬连线的”或“硬化的”电路，即不可编程的电路，被制造为IC的一部分。与可编程电路不同，硬连线电路或电路块不是在IC制造后通过加载配置比特流来实现的。硬连线电路通常被认为具有例如，不用先将配置比特流加载到IC中就有的功能的专用电路块和互连，例如，PROC 110。
在一些实例中，硬连线电路可以具有一个或多个操作模式，其可以根据寄存器设置或被存储在IC内的一个或多个存储器元件中的数值来设置或选择。例如，这些操作模式可以通过将配置比特流加载到IC而来进行设置。尽管具有这种能力，但硬连线电路不被认为是可编程电路，因为硬连线电路是可操作的并且当作为IC的一部分制造时具有特定的功能。
图1旨在示出可用于实现包括可编程电路(例如可编程结构)的IC的示例性架构。例如，一行中的逻辑块的数量、行的相对宽度、行的数量和顺序、行中所包括的逻辑块的类型、逻辑块的相对大小以及在图1的顶部处包括的互连/逻辑实现纯粹是示例性的。例如，在实际的IC中，通常在CLB出现的任何地方都包括一个以上的相邻的CLB行，以便于用户逻辑的有效实现，但是相邻CLB行的数量随IC的整体尺寸而变化。而且，图1的FPGA示出了可以采用本文描述的互连电路的示例的可编程IC的一个示例。这里描述的互连电路可以被使用在其他类型的可编程IC，例如CPLD，或具有用于选择性地耦接逻辑元件的可编程互连结构的任何类型的可编程IC。
应当指出，可以实现DPD系统以补偿功率放大器中的失真的IC不限于图1中所示的示例性IC，以及具有其他配置的IC或其他类型的IC也可以实现DPD功能。
图2是描绘其中可以使用包括DPD系统的功率放大单元的示例性通信系统200的框图。通信系统200包括基站202和用户204(也称为用户装置或用户设备(UE)单元)。一个以上的用户204可以同时耦接到基站202。用户204可以使用天线212和214经由空中(“无线”)通信信道206耦接到基站202。
在一些实施例中，通信系统200用于双向通信，即用于从基站202向用户204发送信息的下行链路，以及用于从用户204向基站202发送信息的上行链路。基站202可以包括被配置为接收信号218以进行传输的发射器208。发射器208包括可以放大要发射的信号的功率的功率放大单元224并产生信号226。信号226然后被发送到天线212以进行发射。这样，功率放大单元224驱动天线212以经由无线通信信道206发送信号226。基站202还可以包括从天线212接收数据228，执行上行链路处理，并输出数据230的接收器210。
通信系统200可以部署各种传输方案，例如，频分双工(FDD)和时分双工(TDD)。在部署TDD(例如，根据TDD-长期演进(LTE)标准)的一些实施例中，通过在相同频带中为上行链路和下行链路分配不同时隙，将上行链路与下行链路分开。如图2中所示，在这样的实施例中，双工器(例如，交换机)216可以用于根据分配的时隙在上行链路和下行链路之间进行切换。分配给下行链路的时隙可以称为发送时隙，分配给上行链路的时隙可以称为接收时隙。
参考图3，图上示出了示例性功率放大单元224，其包括用于减少在功率放大器304的输出处的失真的DPD系统302。DPD系统302接收输入信号222(也被表示为x(n))并生成信号306(也被表示为z(n))。输出信号306是信号x(n)的修改版本，并且被耦接到功率放大器304的输入。DPD系统302修改信号222以补偿功率放大器304中的失真。功率放大器304输出信号226(也被表示为y(n))。
在一些实施例中，功率放大单元224包括用于调整DPD系统302的各种参数的适配块308。在一些示例中，来自提供给功率放大器304的输入的信号306的预定数量的数据样本被捕获(例如，通过使用输出采样耦接器)，并被发送到适配块308。在一些示例中，来自在功率放大器304的输出处提供的信号226的预定数量的数据样本被捕获(例如，通过使用输出采样耦接器)，并被发送到适配块308。在一些示例中，可以首先将信号226发送到对准块314，它将y(n)的幅度、延迟和相位变化匹配到z(n)，并且生成对准的功率放大器输出y'(n)。然后对准的功率放大器输出y'(n)被发送到适配块308。在一些示例中，信号222可以被发送到适配块308。适配块308可以根据信号x(n)、z(n)、和/或y'(n)，确定DPD系统302的参数。在一些实施例中，那些参数可以被存储在参数缓冲器310中，然后被提供到DPD系统302。参数可以是各种功能的系数，例如，修改输入信号x(n)的功能，以使得DPD系统302的输出z(n)抵消功率放大器304的失真。
在各种实施例中，适配块308可以使用各种数字技术来生成在DPD系统302中使用的参数。例如，可以使用离散表征事件，即找出在L个样本持续时间的某个时段期间与功率放大器304最佳匹配的系数，其中L是正整数。对于进一步的示例，可以使用L个样本的固定块上的最小均方估计。然而，也可以使用用于为DPD系统302生成参数的任何合适的方法。
在一些实施例中，适配块308可以使用嵌入式处理器来提供适配功能，并且生成用于DPD系统302的参数，其可以通过总线提供给参数缓冲器310。用于处理器的主工作存储器可以包括专用嵌入式存储器，并且由嵌入式处理器操纵的数据可以通过总线传送。DPD系统302可以以可配置逻辑(例如图1的电路的可配置逻辑块)来实现。例如，嵌入式存储器可以以图1的BRAM来实现。嵌入式处理器可以是图1的PROC 110。适配可以以在嵌入式处理器上运行的软件实现。在各种实施例中，嵌入式处理器可以从可用的硬件资源来构建，或者可以实现为硬件原语。举例来说，嵌入式处理器可以是硬连线处理器，或者可以是以可配置逻辑实现的处理器。
在一些实施例中，功率放大单元224可以包括耦接到DPD系统302的输出和功率放大器304的输入的数模转换器(DAC)和上变频器(up converter)。在一些示例中，DAC被耦接以接收DPD系统302的预失真数字信号输出并提供模拟信号。上变频器可以从DAC接收模拟信号并将其转换为RF模拟信号，然后将其提供给功率放大器304。功率放大器304可以提供放大的RF输出信号。
在一些实施例中，功率放大单元224可以包括耦接到功率放大器304的输出的输出采样耦接器，以便对模拟RF输出信号进行采样。模数转换器(ADC)和下变频器(downconverter)可用于将采样的RF输出信号转换为数字采样信号，然后将其提供给对准块314或适配块308的输入。
在各种实施例中，DPD系统302可以基于功率放大器304的功率放大器(PA)行为模型(也称为PA模型)来实现。在确定模拟功率放大器304的非线性的PA模型之后，这种PA模型的反转可以(例如，在使用数模转换器将信号222从数字转换为模拟之前)由DPD系统302施加到信号222，从而补偿功率放大器304的非线性。
在一些示例中，PA模型是没有任何记忆效应的无记忆PA模型。这种无记忆模型可以包括例如多项式模型和Saleh模型。基于这种无记忆PA模型实现的DPD路径可以被称为无记忆DPD路径。
在一些示例中，PA模型是考虑功率放大器的记忆效应的记忆PA模型。根据记忆效应的时间常数，功率放大器的记忆效应可以被分类为短期记忆效应和长期记忆效应。在一些实施例中，短期记忆效应可具有载波信号周期的量级的时间常数(例如，载波信号周期的若干倍)。在一些示例中，短期记忆效应的时间常数是纳秒量级。长期记忆效应可以具有较低的频率(例如，在几千赫兹(kHz)至兆赫兹(MHz)之间的范围内)和/或比那些短期记忆效应的时间常数更大的时间常数。在一些示例中，长期记忆效应的时间常数是微秒、毫秒或更大的量级。
在一些示例中，具有短期记忆效应的PA模型可以包括例如记忆多项式模型和Volterra模型。基于这样的具有短期记忆效应的PA模型实现的DPD路径可以被称为短期记忆效应DPD路径。
在一些示例中，基于这样的具有长期记忆效应的PA模型实现的DPD路径可以被称为长期记忆效应DPD路径。这种DPD路径可以包括一个或多个IIR滤波器，以补偿功率放大器的长期记忆效应。
在一些实施例中，功率放大器304与一种或多种PA模型相关联，包括例如无记忆PA模型、具有短期记忆效应的PA模型、具有长期记忆效应的PA模型、或其组合。DPD系统302可以包括多条并行DPD路径，其中这些DPD路径分别对应于多个PA模型。在示例中，DPD系统302包括多条并行DPD路径，其包括例如无记忆DPD路径、短期记忆效应DPD路径、和长期记忆效应DPD路径。
参见图4A和4B，图上显示基于各种PA模型实现的DPD系统。参见图4A，其中示出的DPD系统302A基于具有短期记忆效应的PA模型来实现，并且包括短期记忆效应DPD路径402。短期记忆效应DPD路径402可以基于记忆多项式模型来实现，以补偿功率放大器304的短期记忆效应。这种短期记忆效应可能是由于功率放大器304的有源器件和匹配网络的无功分量引起的。在一些实施例中，适配块308可以经由用于DPD路径402的多个参数适应性地配置DPD路径402(例如，用来模拟功率放大器304的短期记忆效应建模)。例如，参数可以包括由DPD路径402使用的、用于记忆多项式模型的系数。
参见图4B，在一些实施例中，DPD系统可以被实现来补偿功率放大器304中的短期记忆效应和长期记忆效应。在图4B的例子中，DPD系统302B包括并行的DPD路径402、404、406、和408。DPD路径402基本上类似于图4A的DPD路径402，它可以补偿功率放大器304的短期记忆效应。DPD路径402也可以被称为主DPD路径402。DPD路径404、406和408中的每一个都包括IIR滤波器，并且可以用于补偿功率放大器304的不同的长期记忆效应。
在一些实施例中，DPD路径404包括被耦接到IIR滤波器416的DPD路径422。DPD系统302B的输入信号222(例如，x(n))被发送到DPD路径422的输入，而基于信号222生成的信号428(例如，|x(n)|，|x(n)|2)被发送到IIR滤波器416的输入。IIR滤波器416包括一个或多个延迟单元(抽头(tap))410、多个乘法器412、和多个加法器414。IIR滤波器416的参数(系数)，例如，参数α1和ρ1，可以由放大系统224(例如，使用适配块308)配置以补偿功率放大器304的长期记忆效应。IIR滤波器416的输出436和DPD路径422的输出被发送到乘法器434以产生DPD路径404的输出428。
在一些实施例中，DPD路径406包括被耦接到IIR滤波器418的DPD路径424。信号222被发送到DPD路径424的输入，而具有信号222的绝对值的信号428被发送到IIR滤波器418的输入。IIR滤波器418包括一个或多个延迟单元(抽头)410、多个乘法器412、和多个加法器414。IIR滤波器418的参数(系数)，例如，参数α2和ρ2，可以由放大系统224(例如，使用适配块308)来配置，以补偿功率放大器304的长期记忆效应。IIR滤波器418的输出438和DPD路径424的输出被发送到乘法器434，以产生DPD路径406的输出430。
在一些实施例中，DPD路径408包括被耦接到IIR滤波器420的DPD路径426。信号222被发送到DPD路径426的输入，而具有信号222的绝对值的信号428被发送到IIR滤波器420的输入。IIR滤波器420包括一个或多个延迟单元(抽头)410、多个乘法器412和多个加法器414。IIR滤波器420的参数(系数)，例如，参数α3和ρ3，可以由放大系统224(例如，使用适配块308)进行配置以补偿功率放大器304的长期记忆效应。IIR滤波器420的输出440和DPD路径426的输出被发送到乘法器434以产生DPD路径408的输出432。
在一些实施例中，并行DPD路径404、406、408和402的输出428、430、432和434是通过使用包括一个或多个加法器414的组合器442进行组合的，以生成在DPD系统302B的输出端处提供的信号306。
在一些实施例中，IIR滤波器416、418和420具有长脉冲响应，因此可以被配置来模拟功率放大器304的各种长期记忆效应，以补偿那些长期记忆效应。这些长期记忆效应可归因于功率放大器的有源器件的动态热效应和/或有源器件的电荷载流子陷阱。在一些实施例中，适配块308可以经由限定IIR滤波器416、418和420的长期记忆效应参数(例如，参数α1、ρ1、α2、ρ2、α3、ρ3)，适应性地配置IIR滤波器416、418和420，以模拟功率放大器304的长期记忆效应。适配块308可以通过使用各种算法，例如最小均方或递归最小二乘算法，以确定IIR滤波器416、418和420的参数。应当指出，虽然在图4B中示出了一阶IIR滤波器，但是它们仅是示例性的，并不旨在限制超出所附权利要求中具体叙述的内容。本领域技术人员将会看到，可以使用任何阶数的IIR滤波器。
在一些实施例中，适配块308以基于IIR滤波器416、418和420的稳定性确定的适配速率来更新IIR滤波器416、418和420的长期记忆效应参数。IIR滤波器416、418和420可以包括反馈和/或前馈路径，并且在高适配速率下变得不稳定。这样，IIR滤波器416、418和420可以具有低于阈值适配速率的适配速率，在阈值适配速率下，那些IIR滤波器416、418和420是稳定的。在一些实施例中，IIR滤波器416、418和420具有不同的适配速率。在一些实施例中，IIR滤波器416、418和420的适配速率低于DPD系统302B的其他部件(例如，DPD路径402、422、424、426)的适配速率。
在功率放大器304不包括长期记忆效应的一些实施例中，适配块308可以配置长期记忆效应参数使得IIR滤波器416、418和420不起作用，或者换句话说，在通过式(pass-through)运行模式下运行。
参见图4B、5、6、7和8，在一些实施例中，DPD系统302B可以被配置为补偿包括氮化镓高电子迁移率晶体管(GaN-HEMT)的氮化镓(GaN)功率放大器的长期记忆效应。GaN-HEMT由于其深电子陷阱效应可能显示出长期记忆效应，其中其陷阱的密度可能相对于GaN功率放大器的输出功率而改变。在一些实施例中，使用GaN功率放大器的通信系统是LTE-TDD系统。在这样的通信系统中，GaN功率放大器可以在下行链路时隙期间接通，并且在上行链路时隙期间关闭。在下行链路时隙期间接通GaN功率放大器之后，深电子陷阱可能经历缓慢的充电和放电过程。因此，即使在功率放大器输出功率恒定的情况下，GaN功率放大器的非线性行为模型在该接通时间段(过渡时段)期间缓慢变化。因此，基于无记忆PA模型和/或仅具有短期记忆效应的PA模型的数字预失真模型可能不足以补偿GaN功率放大器中的非线性。
在一些实施例中，图4B的DPD系统302B的IIR滤波器可以被使用来模拟GaN功率放大器随功率放大器输出功率的非线性增益变化。GaN功率放大器的长期记忆效应可以包括例如栅极滞后效应、漏极滞后效应和热效应。GaN功率放大器可具有与电子陷阱相关联的多个长期记忆效应(例如，栅极滞后效应和漏极滞后效应)，因为GaN功率放大器的俘获效应可能涉及多个能级。如在图4B的例子中所示的，不同的IIR滤波器可以被配置为分别补偿GaN功率放大器的不同记忆效应。例如，IIR滤波器416可以被配置为补偿GaN功率放大器中的栅极滞后效应，IIR滤波器418可以被配置为补偿GaN功率放大器中的漏极滞后效应，并且IIR滤波器420可以被配置为补偿GaN功率放大器中的热效应。
参见图4B、5和6，在一些实施例中，可以确定IIR滤波器416的参数(例如，参数α1和ρ1)以补偿GaN功率放大器304的栅极滞后效应。GaN功率放大器304的栅极滞后效应可以由施加到GaN功率放大器304的GaN晶体管的给定偏置电压条件的栅极滞后时间常数τgl表征。这种偏置电压条件可以包括栅极到源极偏置电压Vgs和漏极到源极偏置电压Vds。在一个实施例中，图4的IIR滤波器416的参数α1可以如下计算：
其中fs是信号222的数字数据采样频率，以及τgl是栅极滞后时间常数。
在一些实施例中，可以通过使用图5的测量系统500来测量栅极滞后时间常数τgl。栅极到源极偏置电压Vgs 502和漏极到源极偏置电压Vds 504被施加到GaN功率放大器304的GaN晶体管506。Vgs 502是脉冲电压，而Vds 504是恒定电压。测量电流Ids 508以确定栅极滞后时间常数τgl。参考图6，当Vgs 502在Vgs1和Vgs2之间切换时，可以确定栅极滞后时间常数τgl。例如，在Vgs 502在时间t1从电压Vgs1增加到电压Vgs2之后，由于GaN晶体管506中的去俘获(detrapping)过程，这花费一段时间(也称为过渡时段)，例如，从时间t1开始到时间t2，使Ids 508从值I1增加到值I2。在从时间t2到t3的时段期间(也称为稳定时段)，Ids 508保持在值I2，而Vgs 502保持在值Vgs2。作为进一步的示例，在Vgs 502在时间t3从Vgs2减小到Vgs1之后，由于GaN晶体管506中的俘获过程，这花费一段时间(也称为过渡时段)，例如，从时间t3到时间t4，使Ids 508从值I2减小到值I1。这样，可以使用Ids的测量值(例如，I1、I2、t1、t2、t3和t4)来确定栅极滞后时间常数τgl。
参见图4B、7和8，在一些实施例中，可确定IIR滤波器418的参数(例如，参数α2和ρ2)以补偿GaN功率放大器304的漏极滞后效应。GaN功率放大器304的漏极滞后效应可以用被施加到GaN功率放大器304的GaN晶体管的给定偏置电压条件的漏极滞后时间常数τdl来表征。这种偏置电压条件可以包括栅极到源极偏置电压Vgs和漏极到源极偏置电压Vds。在一个实施例中，图4B的IIR滤波器418的参数α2可以如下计算：
其中fs是数字数据采样频率，以及τdl是漏极滞后时间常数。
在一些实施例中，可以使用图7的测量系统700来测量漏极滞后时间常数τdl。在测量系统700中，栅极到源极偏置电压Vgs 702和漏极到源极偏置电压Vds 704被施加到GaN晶体管506。Vgs 702是恒定电压，而Vds 704是脉冲电压。测量电流Ids 706以确定漏极滞后时间常数τdl。参考图8，当Vds 704在Vds1和Vds2之间切换时，可以确定漏极滞后时间常数τdl。例如，在Vds 704在时间t1从电压Vds1增加到电压Vds2之后，由于GaN晶体管506中的俘获过程，这花费一段时间(也称为过渡时段)，例如从时间t1到时间t2，使Ids 706从值I3增加到值I4。在从时间t2到时间t3的时段(也称为稳定时段)期间，Ids 706保持具有值I4，而Vds 704保持在值Vds2。作为进一步的示例，在Vds 704在时间t3从Vds2减小到Vds1之后，由于GaN晶体管506中的去俘获过程，这花费一段时间(也称为过渡时段)，例如从时间t3到时间t4，使Ids 706从值I2减小到值I1。这样，可以使用Ids的测量值(例如，I3、I4、t1、t2、t3和t4)来确定漏极滞后时间常数τdl。
参考图4B，在一些实施例中，IIR滤波器420被配置为补偿GaN功率放大器304的热效应。参数α3和ρ3可以由放大系统224(例如，使用适配块308)适应性地配置以补偿GaN功率放大器的热效应。在一些实施例中，可以使用热时间常数τth来表征GaN功率放大器的热效应，并且可以使用热时间常数τth来确定IIR滤波器420的参数(例如，参数α3和ρ3)。在一个实施例中，图4B的IIR滤波器420的参数α3可以如下计算：
其中fs是数字数据采样频率，以及τth是热效应时间常数。
在一些实施例中，使用在GaN功率放大器304中使用的GaN晶体管的热阻Cthermal和热容Rthermal来计算热时间常数τth。在一些示例中，可以根据GaN晶体管的基片的材料(例如，Si、SiC、蓝宝石)来确定热阻Cthermal和热容Rthermal。
参考图4B、9A、9B和9C，在一些实施例中，可以确定IIR滤波器416、418和420的参数(例如，参数ρ1、ρ2和ρ3)，使得当输出信号436、438和440稳定时，IIR滤波器416、418和420的输出信号436、438和440接近零。参考图9A、9B和9C的的示例，基于图4B的IIR滤波器416中的信号444确定IIR滤波器416的参数ρ1。图9A的曲线902示出了图4B的信号428的幅度，图9B的曲线904示出了图4B的信号444的幅度，以及曲线906示出了图4B的信号436的幅度。如图9B所示，适配窗口908在数据样本指数910和数据样本指数912之间延伸。信号444的幅度在数据样本指数910和数据样本指数912之间的适配窗口908内增加，并且在数据样本指数912之后变得稳定。因此，可以选择IIR滤波器416的参数ρ1以具有在数据样本指数912处信号444的值。如曲线906所示，通过从信号444减去ρ1而生成的IIR滤波器416的输出信号436在数据样本指数912之后接近零。参数ρ2和ρ3可以基本上类似地确定，使得IIR滤波器418的输出信号438和IIR滤波器420的输出信号440在各自IIR滤波器的适配窗口之后接近零。
在一些实施例中，ρ1、ρ2和ρ3可以具有不同的值。或者，在一些实施例中，ρ1、ρ2和ρ3可以具有相同的值，其是被使用于适配主DPD路径402的数据样本的|x(n)|的短时间平均值。
参考图4B和10，在各种实施例中，DPD路径402、422、424和426中的每一个可以是无记忆DPD路径或短期记忆效应DPD路径。在一些示例中，DPD路径402、422、424和426中的一个或多个可以是基于无记忆PA模型(例如，多项式模型或Saleh模型)实现的无记忆DPD路径。在一些示例中，DPD路径402、422、424和426中的一个或多个可以是基于短期记忆效应PA模型(例如，记忆多项式模型或Volterra模型)实现的短期记忆效应DPD路径。在一些实施例中，适配块308基于由适配块308接收的信号222、306和226来更新DPD路径402、422、424和426的参数。
在一些实施例中，图4B的DPD路径422、424、426和402中的每一个都是基于Volterra多项式的非线性函数数据路径。DPD路径402可以用具有参数K0、M0和Q0的通用记忆多项式来实现，其中K0被称为DPD路径402的非线性阶数(non-linear order)，并且M0和Q0被称为DPD路径402的记忆抽头(memory tap)。DPD路径402的输出y0(n)可以表示如下：
其中k、m和q是整数，并且k＝1:K0，m＝1:M0，以及q＝1:Q0。对于每对m和q，可以表示如下：
DPD路径422可以用具有参数K1、M1、和Q1的通用记忆多项式来实现，其中K1被称为DPD路径422的非线性阶数，以及M1和Q1被称为DPD路径422的记忆抽头。DPD路径422的输出y1(n)可以如下表示：
其中k、m和q是整数，并且k＝1:K1，m＝1:M1，并且q＝1:Q1。对于每对m和q，可以如下表示：
DPD路径424可以用具有参数K2、M2、和Q2的通用记忆多项式来实现，其中K2被称为DPD路径424的非线性阶数，以及M2和Q2被称为DPD路径424的记忆抽头。DPD路径424的输出y2(n)可以如下表示：
其中k、m和q是整数，并且k＝1:K2，m＝1:M2，并且q＝1:Q2。对于每对m和q，可以如下表示：
在一些实施例中，DPD路径426可以用具有参数K3、M3、和Q3的通用记忆多项式来实现，其中K3被称为DPD路径426的非线性阶数，以及M3和Q3被称为DPD路径426的记忆抽头。DPD路径426的输出y3(n)可以如下表示：
其中k、m和q是整数，并且k＝1:K3，m＝1:M3，并且q＝1:Q3。对于每对m和q，可以如下表示：
参考图10的示例，(例如，DPD路径402的DPD路径422的DPD路径424的DPD路径426的可以通过使用子路径单元1000来计算，子路径单元1000使用了存储系数的查找表(LUT)。如图10中所示，在子路径单元1000中，信号222x(n)被发送到块1002以产生具有x(n)的绝对值的信号1004。然后将信号1004发送到延迟单元1006以产生信号1008|x(n-q)|。然后将信号1008发送到块1010，块1010通过使用存储系数的LUT 1014，输出具有 的值的信号1012。信号222也被发送到延迟单元1016以产生信号1018x(n-m)。信号1012和1018被发送到乘法器以生成信号1020如上所述，然后可以组合所有m和q对的以生成yi(n)(例如，DPD路径402的y0(n)、DPD路径422的y1(n)、DPD路径424的y2(n)、DPD路径426的y3(n))。
在一些实施例中，DPD路径402、422、424和426具有带有不同的参数的、不同DPD模型。在一些示例中，DPD路径422、424和426的K1、K2和K3中的每一个小于或等于DPD路径402的K0。在一些示例中，DPD路径422、424和426的M1、M2和M3中的每一个小于或等于DPD路径402的M0。在一些示例中，DPD路径422、424和426的Q1、Q2和Q3中的每一个小于或等于DPD路径402的Q0。在一些示例中，用于计算DPD路径402的DPD路径422的DPD路径424的和DPD路径426的关联的系数和存储这些系数的相应的查找表是不同的。
在一些实施例中，在适配窗口(例如，如图9B中所示的IIR滤波器416的调整窗口908)期间收集的反馈数据由图3的适配块308被使用于调整DPD路径422、424和426(例如，K0,K1,K2,K3,M0,M1,M2,M3,Q0,Q1,Q2,Q3,)。
参见图3、4B、11A、11B、11C和11D，在一些实施例中，图3的适配块308通过使用适配过程确定DPD系统302B的参数。适配过程包括顺序适配步骤，其中每个适配步骤适配DPD系统302B的DPD路径402、404、406和408之一的参数。要调整的DPD系统302B的参数可以包括DPD路径404、406和408的IIR滤波器416、418和420的IIR滤波器参数(例如，参数α1,α2,α3,ρ1,ρ2,ρ3)，以及DPD路径402、422、424、和426的参数(例如，K0,K1,K2,K3,M0,M1,M2,M3,Q0,Q1,Q2,Q3,)。
参见图3、4B和11A，在用于调整DPD路径402的参数的适配过程的第一适配步骤中，DPD路径402、404、406和408都没有被调整。如图11A所示，适配块308确定信号x(n)和y'(n)之间的第一误差1102。在图11A的示例中，第一误差1102的最大幅度是如曲线1100所示的输入信号x(n)的最大幅度的大约15％。然后，适配块308可以使用第一误差1102来调整图4B的DPD路径402的参数(例如，K0,M0,Q0,)。
参见图3，4B和11B，在第一适配步骤期间使用第一误差1102调整DPD路径402之后，适配过程进行到第二适配步骤以调整DPD路径404的参数。在此阶段，仅DPD路径402、404、406和408中的DPD路径402已被调整。如图11B所示，适配块308确定在信号x(n)和y'(n)之间的第二误差1104。在图11B的示例中，第二误差1104的最大幅度Amax1约为输入信号x(n)的最大幅度的4.7％。然后，适配块308可以使用第二误差1104来调整DPD路径404的DPD路径422的参数(例如，K1,M1,Q1,)，并且调整DPD路径404的IIR滤波器416的IIR参数(例如，α1)。在一个示例中，IIR滤波器416的参数α1可以被确定为：
其中fs是数字数据采样频率，并且τ1是第二误差1104的幅度从最大误差幅度Amax1(例如，大约0.047)下降到最大误差幅度的特定部分(例如，大约为0.017或约Amax1/2.72)的时间间隔。
参见图3、4B、11C和11D，在第二适配步骤期间使用第二误差1104调整DPD路径404之后，适配过程进行到第三适配步骤以调整DPD路径406的参数。在该阶段，仅DPD路径402、404、406和408中的DPD路径402和404已经被调整。如图11C和11D所示，适配块308确定信号x(n)和y'(n)之间的第三误差1106。如图11D所示，图上显示图12C的区域1108的放大图，第三误差1106的最大幅度Amax2约为输入信号x(n)的最大幅度的1.5％。然后，适配块308可以使用第三误差1106来调整DPD路径406的DPD路径424的参数(例如，K2,M2,Q2,)，并且调整DPD路径406的IIR滤波器418的IIR参数(例如，α2)。在一个示例中，IIR滤波器418的参数α2可以被确定为：
其中fs是数字数据采样频率，以及τ2是用于第二误差1104的幅度从最大误差幅度Amax2(例如，约0.015)下降到最大误差幅度的特定部分(例如，约0.05或约Amax2/2.72)的时间间隔。
类似地，在调整DPD路径402、404和406之后，适配过程可以进行到下一个适配步骤以调整DPD路径408的参数。DPD路径408的DPD路径426的参数(例如，K3,M3,Q3,)和DPD路径408的IIR滤波器420的IIR参数(例如，α3)可以通过适配块308确定，基本上类似于如参考图3、4B和11A-11D所讨论的DPD路径404和406的参数。
参见图12A和12B，通过使用DPD系统来补偿通信系统中功率放大器的失真，可以改善通信系统的性能。在图12A和12B上显示的是在具有不同DPD配置的通信系统中使用的GaN功率放大器的输出的作为时间的函数的ACPR曲线图。图12B示出了图12A的区域1210的放大图。曲线1202对应于具有不包括任何DPD系统的功率放大单元224的通信系统200。曲线1204对应于其中它的功率放大单元224包括图4A的DPD系统302A的通信系统200，该DPD系统302A包括基于DPD的记忆多项式模型。曲线1206对应于其中它的功率放大单元224包括图4B的DPD系统302B的通信系统200，该DPD系统302B包括具有被配置为补偿GaN放大器中的长期记忆效应的IIR滤波器的并行DPD路径。GaN功率放大器在接收时隙内(例如，从时间t3到时间t5的时段，从时间t9到时间t11的时段)关闭，并且在用于发送时隙的发送时隙期间(例如，从时间t0到时间t3的时段，以及从时间t5到时间t9的时间段)接通。如曲线1202所示，在没有DPD系统的通信系统中，发送时隙的ACPR比接收时隙的ACPR约大30dB，这可能是由GaN功率放大器的失真引起的。
如曲线1204所示，通过部署图4A的DPD系统302A，发送时隙的ACPR从接收时隙期间的曲线1202的ACPR减小了ACPR差值1208(例如，大于约20dB)。然而，曲线1204还示出了在过渡时段1212期间(例如，从时间t5到时间t6的时段)的性能退化，这可归因于GaN功率放大器的深电子陷阱效应。
如曲线1206所示，通过部署图4B的DPD系统302B，以补偿GaN功率放大器的长期记忆效应，在过渡时段1212期间曲线1204中所示的性能退化被减小或被消除。例如，在GaN功率放大器刚刚接通之后的时间t5，曲线1206的ACPR，与曲线1204的APCR相比，改善了ACPR差值1216(例如，在大约10dB 15dB之间)。另一方面，在GaN功率放大器的稳定时段1214(例如，从时间t6到时间t9)期间，曲线1204和1206中所示的ACPR性能具有基本相似的值。
参考图13的示例，图上示出了在具有不同DPD配置的通信系统中使用的GaN功率放大器的输出的功率谱。该功率谱使用具有100kHz的分辨率带宽和100kHz的视频带宽的频谱分析仪生成。主信道(期望信道)功率1308位于信道中心频率2.14GHz附近。ACPR可以被计算为在从中心频率偏移特定的频率处的相邻信道中的功率与主信道功率1308的比值。在图10的示例中，曲线1302对应于没有任何DPD系统的TDD-LTE通信系统中的GaN功率放大器的输出的谱线。曲线1304对应于使用图4A的DPD系统302A的TDD-LTE通信系统的功率放大器的输出信号的谱线。曲线1306对应于使用图4B的DPD系统302B的TDD-LTE通信系统的功率放大器的输出信号的谱线。如图13所示，在距离2.14MHz的中心频率偏移10MHz处，通过使用图4B的DPD系统来补偿GaN功率放大器的长期记忆效应，与使用图4A的DPD系统302A的通信系统相比，ACPR改善了数值d1(例如，在大约10dB和15dB之间)。类似地，在距离2.14MHz的中心频率偏移10MHz处，通过使用图4B的DPD系统302B，与没有任何DPD系统的通信系统相比，ACPR改善了数值d2(例如，大约35dB)。
应当指出，图2-13中所示的各种配置(例如，DPD系统中的DPD路径的数量，IIR滤波器的阶数和系数)仅仅是示例性的，并不旨在限制超出所附权利要求中具体陈述的内容。本领域技术人员将理解，可以使用其他配置。虽然示出了示例性LTE-TDD通信系统，但DPD系统可用于任何通信系统(例如，FDD-LTE，宽带码分多址(WCDMA)/高速分组接入(HSPA)和正交频分多路复用(OFDM)系统)，其中通信系统部署GaN功率放大器并具有动态发射功率。
在根据本公开内容的一些实施例中，数字预失真(DPD)系统包括被配置成接收DPD输入信号的输入。DPD系统包括第一预失真电路，其被配置成提供被耦接到输入的第一信号路径以产生第一预失真信号。第一预失真电路包括第一无限脉冲响应(IIR)滤波器。DPD系统还包括第二预失真电路，其被配置成提供与第一信号路径并联的、被耦接到输入的第二信号路径，以产生第二预失真信号。第二预失真电路包括第二IIR滤波器。DPD系统还包括组合器电路，其被配置为组合第一预失真信号和第二预失真信号以生成DPD输出信号。
在一些实施例中，DPD系统的DPD输出信号被耦接到功率放大器的输入以产生放大的输出信号。DPD输出信号被配置为补偿功率放大器的记忆效应。
在一些实施例中，功率放大器包括氮化镓(GaN)晶体管。
在一些实施例中，第一IIR滤波器被配置为补偿GaN晶体管的第一记忆效应。
在一些实施例中，第一IIR滤波器的第一系数是基于与第一记忆效应相关联的第一记忆效应时间常数来确定的。
在一些实施例中，第二IIR滤波器被配置为补偿GaN晶体管的第二记忆效应。第二记忆效应与第一记忆效应不同。
在一些实施例中，第一和第二记忆效应中的每一种记忆效应是从由GaN晶体管的栅极滞后效应、漏极滞后效应、和热效应组成的组中选择的。
在一些实施例中，第一IIR滤波器和第二IIR滤波器具有不同的阶数。
在一些实施例中，DPD系统包括第三预失真电路，其被配置为提供与第一和第二信号路径并联的、耦接到输入的第三信号路径，以产生第三预失真信号。第三预失真电路不包括IIR滤波器。组合器电路被配置为组合第一、第二和第三预失真信号以产生DPD输出信号。
在一些实施例中，第三预失真电路被配置为对DPD输入信号执行基于记忆多项式的预失真操作以产生第三预失真信号。
在一些实施例中，一种方法包括：在数字预失真(DPD)系统的输入处接收DPD输入信号；由DPD系统的第一预失真电路提供耦接到输入的第一信号路径以产生第一预失真信号，其中第一预失真电路包括第一无限脉冲响应(IIR)滤波器；由DPD系统的第二预失真电路提供与第一信号路径并联的、耦接到输入的第二信号路径，以产生第二预失真信号，其中第二预失真电路包括第二IIR滤波器；以及将第一预失真信号和第二预失真信号组合以产生DPD输出信号。
在一些实施例中，所述方法包括由功率放大器放大DPD输出信号以产生放大的输出信号。DPD系统被配置为补偿功率放大器的记忆效应。
在一些实施例中，所述方法包括使用第一IIR滤波器补偿GaN晶体管的第一记忆效应。
在一些实施例中，所述方法包括基于与第一记忆效应相关联的第一记忆效应时间常数来确定第一IIR滤波器的第一系数。
在一些实施例中，所述方法包括使用第二IIR滤波器补偿GaN晶体管的第二记忆效应。第二记忆效应与第一记忆效应不同。
在一些实施例中，所述方法包括：由DPD系统的第三预失真电路提供与第一和第二信号路径并联的、耦接到输入的第三信号路径以产生第三预失真信号，其中第三预失真电路不包括IIR滤波器；以及且组合第一、第二和第三预失真信号以产生DPD输出信号。
在一些实施例中，所述方法包括由第三预失真电路对DPD输入信号执行基于记忆多项式的预失真操作以产生第三预失真信号。
在本公开内容的各种应用中可以存在各种优点。所有实施例都不需要特别的优点，并且不同的实施例可以提供不同的优点。一些实施例的优点之一是通过使用IIR滤波器来模拟GaN功率放大器的长期记忆效应，可以显著改善使用GaN功率放大器的通信系统的性能(例如，ACPR性能)。一些实施例的另一个优点是可以使用多个并行IIR滤波器来补偿GaN功率放大器的不同长期记忆效应，这可以提高数字预失真处理的计算效率。
尽管已经示出和描述了特定实施例，但是应当看到，其并不旨在将要求保护的发明限制于优选实施例，并且对于本领域技术人员来说显而易见的是，可以在不背离要求保护的发明的精神和范围的情况下进行各种改变和修改。因此，说明书和附图应被视为说明性的而非限制性的。要求保护的发明旨在涵盖替代、修改和等同物。

Claims (15)

1.一种数字预失真DPD系统，其特征在于，所述系统包括：
输入，其被配置为接收DPD输入信号；
第一预失真电路，其被配置为提供被耦接到所述输入的第一信号路径以产生第一预失真信号，所述第一预失真电路包括第一无限脉冲响应IIR滤波器；
第二预失真电路，其被配置为提供被耦接到所述输入的、与第一信号路径并联的第二信号路径以产生第二预失真信号，所述第二预失真电路包括第二IIR滤波器；和
组合器电路，其被配置为组合所述第一预失真信号和所述第二预失真信号以产生DPD输出信号。
2.根据权利要求1所述的DPD系统，其特征在于，所述DPD输出信号被耦接到功率放大器的输入以产生放大的输出信号，并且
所述DPD输出信号被配置为补偿所述功率放大器的记忆效应。
3.根据权利要求2所述的DPD系统，其特征在于，所述功率放大器包括氮化镓GaN晶体管。
4.根据权利要求3所述的DPD系统，其特征在于，所述第一IIR滤波器被配置为补偿所述GaN晶体管的第一记忆效应。
5.根据权利要求4所述的DPD系统，其特征在于，所述第一IIR滤波器的第一系数是基于与所述第一记忆效应相关联的第一记忆效应时间常数确定的。
6.根据权利要求4所述的DPD系统，其特征在于，所述第二IIR滤波器被配置为补偿所述GaN晶体管的第二记忆效应，并且
所述第二记忆效应不同于所述第一记忆效应。
7.根据权利要求6所述的DPD系统，其特征在于，所述第一记忆效应和第二记忆效应中的每一个是从由所述GaN晶体管的栅极滞后效应、漏极滞后效应和热效应组成的组中选择的。
8.根据权利要求1所述的DPD系统，其特征在于，所述第一IIR滤波器和所述第二IIR滤波器具有不同的阶数。
9.根据权利要求1所述的DPD系统，其特征在于，所述系统还包括：
第三预失真电路，其被配置为提供被耦接到所述输入的、与所述第一信号路径和第二信号路径并联的第三信号路径，以产生第三预失真信号，
其中所述第三预失真电路不包括IIR滤波器，并且
其中所述组合器电路被配置为组合所述第一、第二和第三预失真信号以产生所述DPD输出信号。
10.根据权利要求9所述的DPD系统，其特征在于，所述第三预失真电路被配置为对所述DPD输入信号执行基于记忆多项式的预失真操作，以产生所述第三预失真信号。
11.一种方法，其特征在于，所述方法包括：
在数字预失真DPD系统的输入接收DPD输入信号；
通过所述DPD系统的第一预失真电路提供耦接到所述输入的第一信号路径以产生第一预失真信号，其中所述第一预失真电路包括第一无限脉冲响应IIR滤波器；
通过所述DPD系统的第二预失真电路提供被耦接到所述输入的、与所述第一信号路径并联的第二信号路径，以产生第二预失真信号，其中所述第二预失真电路包括第二IIR滤波器；和
组合所述第一预失真信号和所述第二预失真信号以产生DPD输出信号。
12.根据权利要求11所述的方法，其特征在于，所述方法包括：
通过功率放大器放大所述DPD输出信号以产生放大的输出信号；
其中所述DPD系统被配置为补偿所述功率放大器的记忆效应。
13.根据权利要求12所述的方法，其特征在于，所述功率放大器包括氮化镓GaN晶体管。
14.根据权利要求13所述的方法，其特征在于，所述方法包括：
使用所述第一IIR滤波器补偿所述GaN晶体管的第一记忆效应。
15.根据权利要求14所述的方法，其特征在于，所述方法包括：
基于与所述第一记忆效应相关联的第一记忆效应时间常数确定所述第一IIR滤波器的第一系数。
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