CN109979822A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中方法包括：在半导体衬底和鳍部上形成介质层，介质层中具有暴露出鳍部的沟槽，沟槽包括暴露出部分鳍部的第一槽区和暴露出部分鳍部的第二槽区，自第一槽区中心至第二槽区中心的方向垂直于鳍部的延伸方向；在沟槽第一槽区和第二槽区的侧壁和底部形成位于鳍部上的第一功函数层；在沟槽第一槽区中形成第一覆盖层，第一覆盖层位于第一槽区的第一功函数层上且暴露出第二槽区的第一功函数层；以第一覆盖层为掩膜刻蚀去除第二槽区的第一功函数层；刻蚀去除第二槽区的第一功函数层后，在沟槽第二槽区中形成第二覆盖层；刻蚀去除第二覆盖层和第一覆盖层。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
然而，现有的鳍式场效应晶体管构成的半导体器件的性能较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有若干鳍部；在半导体衬底和鳍部上形成介质层，介质层中具有暴露出鳍部的沟槽，沟槽包括暴露出部分鳍部的第一槽区和暴露出部分鳍部的第二槽区，自第一槽区中心至第二槽区中心的方向垂直于鳍部的延伸方向；在沟槽第一槽区和第二槽区的侧壁和底部形成位于鳍部上的第一功函数层；在沟槽第一槽区中形成第一覆盖层，第一覆盖层位于第一槽区的第一功函数层上且暴露出第二槽区的第一功函数层；以第一覆盖层为掩膜刻蚀去除第二槽区的第一功函数层；刻蚀去除第二槽区的第一功函数层后，在沟槽第二槽区中形成第二覆盖层；刻蚀去除第二覆盖层和第一覆盖层。
可选的，所述第二覆盖层的材料为底部抗反射层材料或含碳有机聚合物。
可选的，所述第一覆盖层的材料为底部抗反射层材料或含碳有机聚合物。
可选的，所述底部抗反射层材料包括含硅的碳氧化物。
可选的，所述第一覆盖层的材料和所述第二覆盖层的材料相同。
可选的，形成所述第二覆盖层的工艺为沉积工艺或旋涂工艺。
可选的，去除第二覆盖层和第一覆盖层的工艺为湿刻工艺和干刻工艺中一种或两者的结合。
可选的，以第一覆盖层为掩膜刻蚀去除第二槽区的第一功函数层的工艺包括湿法刻蚀工艺。
可选的，形成所述第一覆盖层的方法包括：在所述沟槽中形成填充满沟槽的第一覆盖膜；在第一覆盖膜上形成光刻胶层，所述光刻胶层位于第一槽区的第一覆盖膜上，且所述光刻胶层暴露出第二槽区的第二覆盖膜；以所述光刻胶层为掩膜刻蚀去除第二槽区的第二覆盖膜，形成所述第一覆盖层。
可选的，所述第一功函数层的材料包括TiN、TiSiN、TaN、TaAlN或TaSiN。
可选的，还包括：在去除第二覆盖层和第一覆盖层之前，回刻蚀部分第二覆盖层和部分第一覆盖层，暴露出沟槽第一槽区侧壁顶部的第一功函数层，且使第二覆盖层和第一覆盖层的顶部表面高于第一槽区鳍部顶部的第一功函数层表面；回刻蚀部分第二覆盖层和部分第一覆盖层后，以第二覆盖层和第一覆盖层为掩膜刻蚀去除第一槽区暴露出的第一功函数层；以第二覆盖层和第一覆盖层为掩膜刻蚀去除第一槽区暴露出的第一功函数层后，刻蚀去除所述第二覆盖层和第一覆盖层。
可选的，回刻蚀部分第二覆盖层和部分第一覆盖层后，且在刻蚀去除第二覆盖层和第一覆盖层之前，第二覆盖层和第一覆盖层的顶部表面至介质层顶部表面的距离为3nm～5nm。
可选的，以所述第二覆盖层和第一覆盖层为掩膜刻蚀去除第一槽区暴露出的第一功函数层的工艺包括干刻工艺。
可选的，还包括：在形成所述第一功函数层之前，在所述沟槽第一槽区和第二槽区的侧壁和底部形成位于鳍部上的底层功函数层；去除所述第二覆盖层和第一覆盖层后，在所述沟槽第一槽区和第二槽区的底部和侧壁形成第二功函数层，第一槽区的第二功函数层位于第一槽区的第一功函数层表面，第二槽区的第二功函数层位于第二槽区的底层功函数层表面。
可选的，所述底层功函数层的材料为P型功函数材料，所述第一功函数层的材料为P型功函数材料，所述第二功函数层的材料为N型功函数材料；或者，所述底层功函数层的材料为N型功函数材料，所述第一功函数层的材料为N型功函数材料，所述第二功函数层的材料为P型功函数材料。
可选的，还包括：在所述沟槽中形成位于第二功函数层上的栅电极层。
可选的，还包括：在形成所述第一功函数层之前，在沟槽第一槽区和第二槽区的侧壁和底部形成栅介质层，所述栅介质层的材料为高K介质材料。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，刻蚀去除第二槽区的第一功函数层，以使第一槽区对应晶体管的阈值电压和第二槽区对应晶体管的阈值电压不同。刻蚀去除第二槽区的第一功函数层后，在沟槽第二槽区中形成第二覆盖层，之后一并去除第二覆盖层和第一覆盖层。在去除第一覆盖层的过程中，第二槽区鳍部表面的材料层被第二覆盖层所覆盖，而第二覆盖层在刻蚀去除第一覆盖层的过程中被去除，这样使得第二槽区鳍部表面的材料层无需暴露在刻蚀环境中较长的时间，降低对第二槽区鳍部表面的材料层刻蚀损伤，满足工艺设计的要求，因此提高了半导体器件的性能。
进一步，以第二覆盖层和第一覆盖层为掩膜刻蚀去除第一槽区暴露出的第一功函数层，从而扩大了沟槽的顶部开口，进而利于后续栅电极层材料在沟槽中的填充。
其次，在以第二覆盖层和第一覆盖层为掩膜刻蚀去除第一槽区暴露出的第一功函数层的过程中，由于第二覆盖层和第一覆盖层的顶部表面高于第一槽区鳍部顶部的第一功函数层表面，因此第一槽区鳍部侧壁和顶部的第一功函数层不会受到刻蚀损耗，且第二槽区鳍部侧壁和顶部的材料不会受到刻蚀损耗，避免对半导体器件的阈值电压造成影响。
附图说明
图1至图4是一种半导体器件形成过程的结构示意图；
图5至图24是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图4是一种半导体器件形成过程的结构示意图。
参考图1，提供半导体衬底100，半导体衬底100上具有若干鳍部110；在半导体衬底100和鳍部110上形成介质层120，介质层120中具有贯穿所述介质层120且暴露出鳍部110的沟槽121，沟槽121包括暴露出部分鳍部110的第一槽区1211和暴露出部分鳍部110的第二槽区1212，自第一槽区1211中心至第二槽区1212中心的方向垂直于鳍部110的延伸方向。
参考图2，在沟槽121第一槽区1211和第二槽区1212的侧壁和底部形成栅介质层(未图示)、位于栅介质层上的底层功函数层(未图示)、以及位于底层功函数层上的第一功函数层130；在沟槽121第一槽区1211中形成第一覆盖层140，第一覆盖层140位于第一槽区1211的第一功函数层130上且暴露出第二槽区1212的第一功函数层130。
参考图3，以第一覆盖层140为掩膜刻蚀去除第二槽区1212的第一功函数层130。
参考图4，刻蚀去除第二槽区1212的第一功函数层130后，刻蚀去除第一覆盖层140。
刻蚀去除第二槽区1212的第一功函数层130，以使第一槽区1211对应晶体管的阈值电压和第二槽区1212对应晶体管的阈值电压不同。
在刻蚀去除第二槽区1212的第一功函数层130后，刻蚀去除第一覆盖层140。由于第二槽区1212鳍部110上的底层功函数层暴露在刻蚀去除第一覆盖层140的刻蚀环境中，因此导致第二槽区1212鳍部110上的底层功函数层受到严重的损耗，进而导致第二槽区1212对应晶体管的阈值电压与设计值的偏差较大，降低了半导体器件的性能。
在此基础上，本发明提供一种半导体器件的形成方法，在沟槽第一槽区和第二槽区的侧壁和底部形成位于鳍部上的第一功函数层；在沟槽第一槽区中形成第一覆盖层，第一覆盖层位于第一槽区的第一功函数层上且暴露出第二槽区的第一功函数层；以第一覆盖层为掩膜刻蚀去除第二槽区的第一功函数层；之后，在沟槽第二槽区中形成第二覆盖层；去除第二覆盖层和第一覆盖层。所述方法提高了半导体器件性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图24是本发明一实施例中半导体器件形成过程的结构示意图。
结合参考图5和图6，图6中第一槽区对应的示图为沿图5中切割线M1-N1的剖面图，图6中第二槽区对应的示图为沿图5中切割线M2-N2的剖面图，提供半导体衬底200，半导体衬底200上具有若干鳍部210。
所述半导体衬底200为形成鳍式场效应晶体管提供工艺平台。
本实施例中，所述半导体衬底200的材料为单晶硅。所述半导体衬底200还可以是多晶硅或非晶硅。所述半导体衬底200的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部210通过图形化所述半导体衬底200而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。
所述半导体衬底200上还具有隔离结构201，隔离结构201覆盖鳍部210的部分侧壁表面，隔离结构201的顶部表面低于鳍部210的顶部表面。
所述隔离结构201的材料包括氧化硅。
结合参考图5和图6，在半导体衬底200和鳍部210上形成介质层230，介质层230中具有暴露出鳍部210的沟槽231，沟槽231包括暴露出部分鳍部210的第一槽区2311和暴露出部分鳍部210的第二槽区2312，自第一槽区2311中心至第二槽区2312中心的方向垂直于鳍部210的延伸方向。
具体的，在半导体衬底200和隔离结构201上形成横跨鳍部210的伪栅极结构；在伪栅极结构两侧的鳍部210中形成源漏掺杂区(未标示)；形成源漏掺杂层后，在半导体衬底200和隔离结构201上形成介质层230，介质层覆盖伪栅极结构侧壁且暴露出伪栅极结构的顶部表面；形成介质层230后，去除伪栅极结构，在介质层中形成沟槽231。
所述沟槽231包括暴露出部分鳍部210的第一槽区2311和暴露出部分鳍部210的第二槽区2312，自第一槽区2311中心至第二槽区2312中心的方向垂直于鳍部210的延伸方向且平行于半导体衬底200表面。
需要说明的是，鳍部210的延伸方向平行于半导体衬底200表面，且鳍部210的延伸方向平行于沿切割线M1-N1的剖面以及沿切割线M2-N2的剖面。
具体的，鳍部210的延伸方向平行于图6中的X方向。
结合参考图7和图8，图7为在图5基础上的示意图，图8为在图6基础上的示意图，在沟槽231第一槽区2311和第二槽区2312的侧壁和底部形成位于鳍部210上的第一功函数层250。
本实施例中，还包括：在形成所述第一功函数层250之前，在沟槽231第一槽区2311和第二槽区2312的侧壁和底部形成位于鳍部210上的栅介质层240。
所述栅介质层240的材料为高K(K大于3.9)介质材料。
所述栅介质层240还位于介质层230上。
形成所述栅介质层240的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。
所述栅介质层240的厚度为1埃～50埃。
本实施例中，还包括：在形成所述第一功函数层250之前，且在形成所述栅介质层240之后，在所述沟槽231第一槽区2311和第二槽区2312的侧壁和底部形成位于鳍部210上的底层功函数层241。
所述底层功函数层241还位于介质层230上。所述底层功函数层241位于栅介质层240和第一功函数层250之间。
形成所述底层功函数层241的工艺为沉积工艺，如溅射工艺、等离子体化学气相沉积工艺或原子层沉积工艺。
所述底层功函数层241的厚度为1埃～50埃。
所述第一功函数层250还位于介质层230上。
形成所述第一功函数层250的工艺为沉积工艺，如溅射工艺、等离子体化学气相沉积工艺或原子层沉积工艺。
第一功函数层250位于底层功函数层241上。
本实施例中，所述底层功函数层241的材料为P型功函数材料，所述第一功函数层250的材料为P型功函数材料。
本实施例中，所述第一功函数层250的材料包括TiN、TiSiN、TaN、TaAlN或者TaSiN。所述底层功函数层241的材料包括TiN、TiSiN、TaN、TaAlN或者TaSiN。
在其它实施例中，所述底层功函数层的材料为N型功函数材料，所述第一功函数层的材料为N型功函数材料。
所述第一功函数层250的厚度为2埃～50埃。
本实施例中，第一功函数层250的材料和底层功函数层241的材料不同，好处在于：在后续刻蚀去除第二槽区2312的第一功函数层250的过程中，能够以底层功函数层241作为刻蚀停止层。在一个具体的实施例中，所述底层功函数层241的材料为TaN，所述第一功函数层250的材料为TiN。
结合参考图9和图10，图9为在图7基础上的示意图，图10为在图8基础上的示意图，在沟槽231第一槽区2311中形成第一覆盖层260，第一覆盖层260位于第一槽区2311的第一功函数层250上且暴露出第二槽区2312的第一功函数层250。
所述第一覆盖层260的材料为底部抗反射层材料或含碳有机聚合物。底部抗反射层材料包括含硅的碳氧化物。
形成所述第一覆盖层260的方法包括：在所述沟槽231中形成填充满沟槽231的第一覆盖膜(未图示)；在第一覆盖膜上形成光刻胶层(未图示)，所述光刻胶层位于第一槽区2311的第一覆盖膜上，且所述光刻胶层暴露出第二槽区2312的第二覆盖膜；以所述光刻胶层为掩膜刻蚀去除第二槽区2312的第二覆盖膜，形成所述第一覆盖层260。
本实施例中，所述光刻胶层在后续去除第一覆盖层260和第二覆盖层的同时一并去除，简化了工艺。
结合参考图11和图12，图11为在图9基础上的示意图，图12为在图10基础上的示意图，以第一覆盖层260为掩膜刻蚀去除第二槽区2312的第一功函数层250。
以第一覆盖层260为掩膜刻蚀去除第二槽区2312的第一功函数层250的工艺包括湿法刻蚀工艺。在其它实施例中，以第一覆盖层260为掩膜刻蚀去除第二槽区2312的第一功函数层250的工艺为干法刻蚀工艺。
刻蚀去除第二槽区2312的第一功函数层250，使第一槽区2311晶体管的功函数层材料与第二槽区2312晶体管的功函数层材料不同，这样使得第一槽区2311晶体管的阈值电压和第二槽区2312晶体管的阈值电压不同。
结合参考图13和图14，图13为在图11基础上的示意图，图14为在图12基础上的示意图，刻蚀去除第二槽区2312的第一功函数层250后，在沟槽231第二槽区2312中形成第二覆盖层270。
所述第二覆盖层270的材料为底部抗反射层材料或含碳有机聚合物。所述底部抗反射层材料包括含硅的碳氧化物。
所述第二覆盖层270还位于第一覆盖层260上。或者，第二覆盖层仅位于第二槽区中。
形成所述第二覆盖层270的工艺为沉积工艺或旋涂工艺。
本实施例中，所述第二覆盖层270的材料和所述第一覆盖层260的材料相同，好处在于：在后续去除第二覆盖层270和第一覆盖层260的过程中，对第二覆盖层270和第一覆盖层260的刻蚀速率一致，去除第二覆盖层270的去除第一覆盖层260的时间较为一致，使得第一槽区2311的第一功函数层250暴露在刻蚀环境中的时间和第二槽区2312的底层功函数层241暴露在刻蚀环境中的时间较为一致，这样进一步降低对第二槽区2312的底层功函数层241和第一槽区2311的第一功函数层250的刻蚀损耗。
接着，刻蚀去除第二覆盖层270和第一覆盖层260。
本实施例中，还包括：在去除第二覆盖层270和第一覆盖层260之前，回刻蚀部分第二覆盖层270和部分第一覆盖层260，暴露出沟槽231第一槽区2311侧壁顶部的第一功函数层250，且使第二覆盖层260和第一覆盖层250的顶部表面高于第一槽区2311鳍部210顶部的第一功函数层250表面；回刻蚀部分第二覆盖层270和部分第一覆盖层260后，以第二覆盖层270和第一覆盖层260为掩膜刻蚀去除第一槽区2311暴露出的第一功函数层250；以第二覆盖层270和第一覆盖层260为掩膜刻蚀去除第一槽区2311暴露出的第一功函数层250后，去除所述第二覆盖层270和第一覆盖层260。
结合参考图15和图16，图15为在图13基础上的示意图，图16为在图14基础上的示意图，回刻蚀部分第二覆盖层270和部分第一覆盖层260，暴露出沟槽231第一槽区2311侧壁顶部的第一功函数层250，且使第二覆盖层260和第一覆盖层250的顶部表面高于第一槽区2311鳍部210顶部的第一功函数层250表面。
回刻蚀部分第二覆盖层和部分第一覆盖层后，且在刻蚀去除第二覆盖层和第一覆盖层之前，第二覆盖层和第一覆盖层的顶部表面至介质层顶部表面的距离为3nm～5nm。
本实施例中，回刻蚀部分第二覆盖层270和部分第一覆盖层260，还暴露出沟槽231第二槽区2312侧壁顶部的底层功函数层241。
结合参考图17和图18，图17为在图15基础上的示意图，图18为在图16基础上的示意图，回刻蚀部分第二覆盖层270和部分第一覆盖层260后，以第二覆盖层270和第一覆盖层260为掩膜刻蚀去除第一槽区2311暴露出的第一功函数层250。
以所述第二覆盖层270和第一覆盖层260为掩膜刻蚀去除第一槽区2311暴露出的第一功函数层250的工艺包括干刻工艺。
以第二覆盖层270和第一覆盖层260为掩膜刻蚀去除第一槽区2311暴露出的第一功函数层250，从而使在后续形成第二功函数层和栅电极层之前，扩大了沟槽231的顶部开口，进而利于后续第二功函数层和栅电极层的材料在沟槽231中的填充。
本实施例中，还包括：在以第二覆盖层270和第一覆盖层260为掩膜刻蚀去除第一槽区2311暴露出的第一功函数层250的过程中，还刻蚀去除了沟槽231第一槽区侧壁顶部和第二槽区侧壁顶部的底层功函数层241，进一步扩大了沟槽231的顶部开口。
其次，在以第二覆盖层270和第一覆盖层260为掩膜刻蚀去除第一槽区2311暴露出的第一功函数层250的过程中，由于第二覆盖层260和第一覆盖层250的顶部表面高于第一槽区2311鳍部210顶部的第一功函数层250表面，因此第一槽区2311鳍部210侧壁和顶部的第一功函数层250不会受到刻蚀损耗，且第二槽区2312鳍部210侧壁和顶部的底层功函数层241不会受到刻蚀损耗，避免对半导体器件的阈值电压造成影响。
结合参考图19和图20，图19为在图17基础上的示意图，图20为在图18基础上的示意图，以第二覆盖层270和第一覆盖层260为掩膜刻蚀去除第一槽区2311暴露出的第一功函数层250后，去除所述第二覆盖层270和第一覆盖层260。
去除所述第二覆盖层270和第一覆盖层260的工艺为湿刻工艺和干刻工艺中一种或两者的结合。
本实施例中，去除所述第二覆盖层270和第一覆盖层260的工艺为等离子体刻蚀工艺，采用的刻蚀气体包括H2，H2占据刻蚀气体的摩尔浓度为4％至100％，刻蚀气体还可以包括N2。
本实施例中，刻蚀去除第二槽区2312的第一功函数层250后，在沟槽231第二槽区2312中形成第二覆盖层270，一并去除第二覆盖层270和第一覆盖层260。在去除第二覆盖层270和第一覆盖层260的过程中，第二槽区2312鳍部210表面的材料层被第二覆盖层270所覆盖，而第二覆盖层270在刻蚀去除第一覆盖层260的过程中被去除，这样使得第二槽区2312鳍部210表面的材料层无需暴露在刻蚀环境中较长的时间，降低对第二槽区2312鳍部210表面的材料层刻蚀损伤，满足工艺设计的要求，因此提高了半导体器件的性能
结合参考图21和图22，图21为在图19基础上的示意图，图22为在图20基础上的示意图，去除所述第二覆盖层270和第一覆盖层260后，在所述沟槽231第一槽区2311和第二槽区2312的底部和侧壁形成第二功函数层280，第一槽区2311的第二功函数层280位于第一槽区2311的第一功函数层250表面，第二槽区2312的第二功函数层280位于第二槽区2312的底层功函数层241表面；在所述沟槽231中形成位于第二功函数层280上的栅电极层290。
当所述底层功函数层241和所述第一功函数层250的材料为P型功函数材料时，所述第二功函数层280的材料为N型功函数材料。
当所述底层功函数层241和所述第一功函数层250的材料为N型功函数材料时，所述第二功函数层280的材料为P型功函数材料。
本实施例中，第二功函数层280的材料为N型功函数材料，所述第二功函数层280的材料为TiAl或TiAlN。
所述第二功函数层280还位于介质层230上。
形成所述第二功函数层280的工艺为沉积工艺，如溅射工艺、等离子体化学气相沉积工艺或原子层沉积工艺。
所述第二功函数层280的厚度为1埃～50埃。
所述栅电极层290的材料为金属，如钨。
形成所述栅电极层290的工艺为沉积工艺，如化学气相沉积工艺。
结合参考图23和图24，图23为在图21基础上的示意图，图24为在图22基础上的示意图，平坦化栅电极层290、第二功函数层280和栅介质层240直至暴露出介质层230的顶部表面。
平坦化栅电极层290、第二功函数层280和栅介质层240的工艺包括化学机械研磨工艺。
其中，第一槽区2311对应晶体管的总功函数层包括底层功函数层241、第一功函数层250和第二功函数层280；第二槽区2312对应晶体管的总功函数层包括底层功函数层241和第二功函数层280。
当半导体器件的类型为N型时，由于第一槽区2311中比第二槽区2312中多第一功函数层250，因此使得第一槽区2311对应形晶体管的阈值电压大于第二槽区2312对应晶体管的阈值电压。
当半导体器件的类型为P型时，由于第一槽区2311中比第二槽区2312中多第一功函数层250，因此使得第一槽区2311对应形晶体管的阈值电压小于第二槽区2312对应晶体管的阈值电压。
本实施例还提供一种采用上述方法的形成半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，半导体衬底上具有若干鳍部；
在半导体衬底和鳍部上形成介质层，介质层中具有暴露出鳍部的沟槽，沟槽包括暴露出部分鳍部的第一槽区和暴露出部分鳍部的第二槽区，自第一槽区中心至第二槽区中心的方向垂直于鳍部的延伸方向；
在沟槽第一槽区和第二槽区的侧壁和底部形成位于鳍部上的第一功函数层；
在沟槽第一槽区中形成第一覆盖层，第一覆盖层位于第一槽区的第一功函数层上且暴露出第二槽区的第一功函数层；
以第一覆盖层为掩膜刻蚀去除第二槽区的第一功函数层；
刻蚀去除第二槽区的第一功函数层后，在沟槽第二槽区中形成第二覆盖层；
刻蚀去除第二覆盖层和第一覆盖层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二覆盖层的材料为底部抗反射层材料或含碳有机聚合物。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一覆盖层的材料为底部抗反射层材料或含碳有机聚合物。
4.根据权利要求2或3所述的半导体器件的形成方法，其特征在于，所述底部抗反射层材料包括含硅的碳氧化物。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一覆盖层的材料和所述第二覆盖层的材料相同。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第二覆盖层的工艺为沉积工艺或旋涂工艺。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除第二覆盖层和第一覆盖层的工艺为湿刻工艺和干刻工艺中一种或两者的结合。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，以第一覆盖层为掩膜刻蚀去除第二槽区的第一功函数层的工艺包括湿法刻蚀工艺。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一覆盖层的方法包括：在所述沟槽中形成填充满沟槽的第一覆盖膜；在第一覆盖膜上形成光刻胶层，所述光刻胶层位于第一槽区的第一覆盖膜上，且所述光刻胶层暴露出第二槽区的第二覆盖膜；以所述光刻胶层为掩膜刻蚀去除第二槽区的第二覆盖膜，形成所述第一覆盖层。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一功函数层的材料包括TiN、TiSiN、TaN、TaAlN或TaSiN。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在去除第二覆盖层和第一覆盖层之前，回刻蚀部分第二覆盖层和部分第一覆盖层，暴露出沟槽第一槽区侧壁顶部的第一功函数层，且使第二覆盖层和第一覆盖层的顶部表面高于第一槽区鳍部顶部的第一功函数层表面；回刻蚀部分第二覆盖层和部分第一覆盖层后，以第二覆盖层和第一覆盖层为掩膜刻蚀去除第一槽区暴露出的第一功函数层；以第二覆盖层和第一覆盖层为掩膜刻蚀去除第一槽区暴露出的第一功函数层后，刻蚀去除所述第二覆盖层和第一覆盖层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，回刻蚀部分第二覆盖层和部分第一覆盖层后，且在刻蚀去除第二覆盖层和第一覆盖层之前，第二覆盖层和第一覆盖层的顶部表面至介质层顶部表面的距离为3nm～5nm。
13.根据权利要求11所述的半导体器件的形成方法，其特征在于，以所述第二覆盖层和第一覆盖层为掩膜刻蚀去除第一槽区暴露出的第一功函数层的工艺包括干刻工艺。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成所述第一功函数层之前，在所述沟槽第一槽区和第二槽区的侧壁和底部形成位于鳍部上的底层功函数层；去除所述第二覆盖层和第一覆盖层后，在所述沟槽第一槽区和第二槽区的底部和侧壁形成第二功函数层，第一槽区的第二功函数层位于第一槽区的第一功函数层表面，第二槽区的第二功函数层位于第二槽区的底层功函数层表面。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述底层功函数层的材料为P型功函数材料，所述第一功函数层的材料为P型功函数材料，所述第二功函数层的材料为N型功函数材料；
或者，所述底层功函数层的材料为N型功函数材料，所述第一功函数层的材料为N型功函数材料，所述第二功函数层的材料为P型功函数材料。
16.根据权利要求14所述的半导体器件的形成方法，其特征在于，还包括：在所述沟槽中形成位于第二功函数层上的栅电极层。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成所述第一功函数层之前，在沟槽第一槽区和第二槽区的侧壁和底部形成栅介质层，所述栅介质层的材料为高K介质材料。
18.一种根据权利要求1至17任意一项方法形成的半导体器件。
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