CN109979521A - 检测电路及应用其的存储器 - Google Patents

Abstract

本发明提供一种存储器的检测电路及应用其的存储器，其中的检测电路用于检测存储器的列信号线，列信号线包括第一组列信号线和第二组列信号线，检测电路包括控制单元、第一检测单元和第二检测单元，控制单元连接于第一组列信号线和第二组列信号线的近端，用以为列信号线的近端提供电平信号；第一检测单元连接于第一组列信号线的远端，用于检测第一组列信号线的远端的电平信号与近端的电平信号是否一致；以及第二检测单元连接于第二组列信号线的远端，用于检测第二组列信号线的远端的电平信号与近端的电平信号是否一致。本发明的检测电路可以检测存储器的列信号线是否发生故障，以提高对存储器的测试能力和测试可靠性。

Description

检测电路及应用其的存储器

技术领域

本发明涉及半导体存储器技术领域，尤其涉及一种检测电路及应用其的存储器。

背景技术

存储器包括阵列分布的多个存储单元以及多条列信号线，其中，列信号线连接驱动单元以及沿直线纵向分布的存储单元，也就是说，列信号线贯穿多个存储单元从驱动单元(近端)一直延伸到远端，因此，列信号线非常长，容易发生故障，如完全断裂、部分断裂或部分短路。

当列信号线出现故障时，会断裂或远端显示出很大的电阻特性，导致存储器性能变差。假设某条列信号线发生故障，当相邻的列信号线被选中时，由于相邻列信号线之间会发生电容耦合，故障的列信号线的远端会被拉高，从而影响相邻的列信号线的正常工作；当该故障的列信号线被选中时，虽然它的近端被快速拉高或拉低，但其远端由于大电阻特性，很难被拉低，从而影响其他没有故障的列信号线的正常工作。因此，我们需要准确地检测出列信号线是否发生故障。

发明内容

本发明实施例提供一种存储器的检测电路及应用其的存储器，以解决或缓解现有技术中的一项或更多项技术问题。

作为本发明实施例的一个方面，本发明实施例一种存储器的检测电路，用于检测所述存储器的列信号线，所述列信号线包括第一组列信号线第二组列信号线，所述检测电路包括：

控制单元，连接于所述第一组列信号线的近端和所述第二组列信号线的近端，用以为所述列信号线的近端提供电平信号；

第一检测单元，连接于所述第一组列信号线的远端，用于检测所述第一组列信号线的远端的电平信号与所述第一组列信号线的近端的电平信号是否一致；以及

第二检测单元，连接于所述第二组列信号线的远端，用于检测所述第二组列信号线的远端的电平信号与所述第二组列信号线的近端的电平信号是否一致。

在一些实施例中，所述列信号线依次编号，所述第一组列信号线的编号为偶数，所述第二组列信号线的编号为奇数。

在一些实施例中，所述第一检测单元包括：

第一检测子电路连接于所述第一组列信号线的远端，当所述第一组列信号线的近端输入低电平信号，并且所述第一检测单元的所述第一检测子电路输出高电平信号时，所述第一组列信号中存在至少一条故障列信号线；以及

第二检测子电路，连接于所述第一组所述列信号线的远端，当所述第一组列信号线的近端输入高电平信号，并且所述第一检测单元的所述第二检测子电路输出低电平信号时，所述第一组列信号线中存在至少一条故障列信号线。

在一些实施例中，所述第一组列信号线包括N条列信号线；所述第一检测子电路包括N-1个串联连接的逻辑或门，第1个所述逻辑或门的输入端分别连接于所述第一组列信号线中的第1条列信号线的远端和第2条列信号线的远端，当N>2时，第N-1个所述逻辑或门的输入端分别连接于第N-2个所述逻辑或门的输出端和所述第一组列信号线中的第N条列信号线的远端。

在一些实施例中，所述第一组列信号线包括N条列信号线；所述第二检测子电路包括N-1个串联连接的逻辑与门，第1个所述逻辑与门的输入端分别连接于所述第一组列信号线中的第1条列信号线的远端和第2条列信号线的远端，当N>2时，第N-1个所述逻辑与门的输入端分别连接于第N-2个所述逻辑与门的输出端和所述第一组列信号线中的第N条列信号线的远端。

在一些实施例中，所述第二检测单元包括：

第三检测子电路，连接于所述第二组列信号线的远端，当所述第二组列信号线的近端输入低电平信号，并且所述第二检测单元的所述第三检测子电路输出高电平信号时，所述第二组列信号中存在至少一条故障列信号线；以及

第四检测子电路，连接于所述第二组所述列信号线的远端，当所述第二组列信号线的近端输入高电平信号，并且所述第二检测单元的所述第四检测子电路输出低电平信号时，所述第二组列信号线中存在至少一条故障列信号线。

在一些实施例中，所述第二组列信号线包括N条列信号线，以及所述第三检测子电路包括N-1个串联连接的逻辑或门，第1个所述逻辑或门的输入端分别连接于所述第二组列信号线中的第1条列信号线的远端和第2条列信号线的远端，当N>2时，第N-1个所述逻辑或门的输入端分别连接于第N-2个所述逻辑或门的输出端和所述第二组列信号线中的第N条列信号线的远端。

在一些实施例中，所述第二组列信号线包括N条列信号线，以及所述第四检测子电路包括N-1个串联连接的逻辑与门，第1个所述逻辑与门的输入端分别连接于所述第二组列信号线中的第1条列信号线的远端和第2条列信号线的远端，当N>2时，第N-1个所述逻辑与门的输入端分别连接于第N-2个所述逻辑与门的输出端和所述第二组列信号线中的第N条列信号线的远端。

在一些实施例中，所述控制单元包括：

地址锁存器，具有三个输入端，分别连接于列地址信号、上锁存信号和下锁存信号，所述地址锁存器用于锁存所述列地址信号并输出列地址锁存信号；

前级译码控制单元，连接于所述地址锁存器，用于根据所述列地址锁存信号输出列地址使能信号。

译码单元，连接于所述前级译码控制单元和所述列信号线的近端之间，用于根据所述列地址使能信号使能对应的所述列信号线的近端输入低电平信号。

在一些实施例中，所述控制单元还包括时序控制子单元，连接于所述地址锁存器和所述前级译码控制单元之间，用于输出时序一致的所述列地址锁存信号。

在一些实施例中，所述前级译码控制单元包括：

逻辑与非门，连接于所述时序控制子单元的输出端；

复位置位锁存器，连接于所述逻辑与非门的输出端，用于在所述列地址信号发生变化时，锁存变化前的所述列地址信号；以及

反相器组，包括两个串联连接的反相器，所述反相器组连接于所述复位置位锁存器的输出端与所述列信号线的近端之间。

作为本发明实施例的另一个方面，本发明实施例还提供一种存储器，包括以上任一项所述的检测电路。

本发明实施例采用上述技术方案，可以检测存储器的列信号线是否发生故障，以提高对存储器的测试能力和测试可靠性。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为包括实施例一的检测电路的存储器的电路结构示意图。

图2为实施例一的存储器内的检测电路的电路结构示意图。

图3A为实施例一的检测电路的第一检测子电路的电路结构示意图。

图3B为实施例一的检测电路的第二检测子电路的电路结构示意图。

图3C为实施例一的检测电路的第三检测子电路的电路结构示意图。

图3D为实施例一的检测电路的第四检测子电路的电路结构示意图。

图4A为实施例二的控制单元内的地址锁存器和时序控制子单元的电路结构示意图。

图4B为实施例二的控制单元内的前级译码控制单元的电路结构示意图。

图4C为实施例二的控制单元的译码单元的电路结构示意图。

图5A为实施例二的控制单元在工作模式下的时序图。

图5B为实施例二的控制单元在检测模式下的时序图。

附图标记说明：

10：存储阵列； 11：存储单元； 12：行译码和行地址控制；

100：第一检测单元； 110：第一检测子电路； 120：第二检测子电路；

200：第二检测单元； 210：第三检测子电路； 220：第四检测子电路；

300：控制单元； 310：地址锁存器； 320：前级译码控制单元；

330：译码单元； 340：时序控制子单元；

321：第一子译码控制电路；

322：第二子译码控制电路；

323：第三子译码控制电路；

YS、YSM：列信号线；

YS0、YS2、YS4、YS6：第一组列信号线；

YS0_near、YS2_near、YS4_near、YS6_near：近端；

YS0_far、YS2_far、YS4_far、YS6_far：远端；

YS1、YS3、YS3、YS7：第二组列信号线；

YS1_near、YS3_near、YS5_near、YS7_near、YSM_near：近端；

YS1_far、YS3_far、YS5_far、YS7_far、YSM_far：远端；

OR1_1、OR1_2、OR1_3：第一逻辑或门；

AND1_1、AND1_2、AND1_3：第一逻辑与门；

OR2_1、OR2_2、OR2_3：第二逻辑或门；

AND2_1、AND2_2、AND2_3：第二逻辑与门；

AND3_1、AND3_2：第三逻辑与门；

NOR1：第一逻辑或非门； NOR2：第二逻辑或非门；

NAND1：第一逻辑与非门； NAND2：第二逻辑与非门；

NAND3：第三逻辑与非门； RS1：第一复位置位锁存器；

RS2：第二复位置位锁存器； RS3：第三复位置位锁存器；

INV1：第一反相器；

INV2：第二反相器； INV3：第三反相器；

INV4：第四反相器； INV5：第五反相器；

INV6：第六反相器； INV7：第七反相器；

INV8：第八反相器； INV9：第九反相器。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

本发明实施例提供一种检测电路，通过一些逻辑串对列信号线分组测试，以确定列信号线是否存在故障。下面通过实施例一和实施例二介绍本发明的技术方案。

实施例一

如图1所示，本发明实施例的存储器包括存储阵列10、多条列信号线YS、控制单元300以及行译码和行地址控制20。

存储阵列10包括多个存储单元11，多个存储单元11阵列分布，存储单元11是存储器中用于存储字节的单元。行译码和行地址控制20将多个沿直线横向分布的存储单元11连接起来，多条列信号线YS将多个沿直线纵向分布的存储单元11连接起来。本发明实施例将列信号线YS从0开始顺次编号为0至M，即YS0至YSM，它们的近端连接于控制单元300，即YS0_near至YSM_near都连接于控制单元300。控制单元300为列信号线YS0至YSM_near提供电平信号，使近端YS0_near至YSM_near输入低电平信号或高电平信号。

将列信号线YS划分为两组，第一组列信号的远端连接于第一检测单元100，第二组列信号线的远端连接于第二检测单元200。本发明实施例优选以编号为奇偶进行划分，即编号为偶数0、2、4、6……的列信号线YS0、YS2、YS4、YS6……为第一组列信号线，编号为奇数1、3、5、7……的列信号线YS1、YS3、YS3、YS7……为第二组列信号线。由于相邻列信号线之间会发生电容耦合，故障的列信号线会影响相邻的列信号线的正常工作，因此将相邻两条列信号线分别划分到不同的组可以提高检测的准确性。

如图2所示，第一组列信号线YS0、YS2、YS4、YS6……的近端YS0_near、YS2_near、YS4_near、YS6_near……连接于控制单元300，远端YS0_far、YS2_far、YS4_far、YS6_far……连接于第一检测单元100，第一检测单元100用于检测第一组列信号线的远端和近端的电平信号是否一致；第二组列信号线YS1、YS3、YS5、YS7……的近端YS1_near、YS3_near、YS5_near、YS7_near……连接于控制单元300，远端YS1_far、YS3_far、YS5_far、YS7_far……连接于第二检测单元200，第二检测单元200用于检测第二组列信号线的远端和近端的电平信号是否一致。

优选地，如图2所示，第一检测单元100可以包括第一检测子电路110和第二检测子电路120。

第一检测子电路110连接于第一组列信号线YS0、YS2、YS4、YS6……的远端YS0_far、YS2_far、YS4_far、YS6_far……，当第一组列信号线YS0、YS2、YS4、YS6……的近端YS0_near、YS2_near、YS4_near、YS6_near……都输入低电平信号时，第一检测子电路110检测第一组列信号线中是否存在至少一条列信号线的远端输出高电平信号，即检测第一组列信号线的远端YS0_far、YS2_far、YS4_far、YS6_far……是否全部输出低电平信号。

第二检测子电路120连接于第一组列信号线YS0、YS2、YS4、YS6……的远端YS0_far、YS2_far、YS4_far、YS6_far……，当第一组列信号线YS0、YS2、YS4、YS6……的近端YS0_near、YS2_near、YS4_near、YS6_near……都输入高电平信号时，第二检测子电路120检测第一组列信号线中是否存在至少一条列信号线的远端输出低电平信号，即检测第一组列信号线的远端YS0_far、YS2_far、YS4_far、YS6_far……是否全部输出高电平信号。

也就是说，通过第一检测子电路110和第二检测子电路120，可以对第一组列信号线做低电平和高电平的切换测试，以提高检测的准确性。例如，出现故障的列信号线的远端在检测前已经处于低电平，那么仅通过第一检测子电路110是无法发现故障的，需要通过第二检测子电路120再进行一次检测。

优选地，第二检测单元200可以包括第三检测子电路210和第四检测子电路220。

第三检测子电路210连接于第二组列信号线YS1、YS3、YS5、YS7……的远端YS1_far、YS3_far、YS5_far、YS7_far……，当第二组列信号线YS1、YS3、YS5、YS7……的近端YS1_near、YS3_near、YS5_near、YS7_near……都输入低电平信号时，第三检测子电路210检测第二组列信号线中是否存在至少一条列信号线的远端输出高电平信号，即检测第二组列信号线的远端YS1_far、YS3_far、YS5_far、YS7_far……是否全部输出低电平信号。

第四检测子电路220连接于第二组列信号线YS1、YS3、YS5、YS7……的远端YS1_far、YS3_far、YS5_far、YS7_far……，当第二组列信号线YS1、YS3、YS5、YS7……的近端YS0_near、YS2_near、YS4_near、YS6_near……都输入高电平信号时，第四检测子电路220检测第二组列信号线中是否存在至少一条列信号线的远端输出低电平信号，即检测第二组列信号线的远端YS1_far、YS3_far、YS5_far、YS7_far……是否全部输出高电平信号。

也就是说，通过第三检测子电路210和第四检测子电路220，可以对第二组列信号线做低电平和高电平的切换测试，以提高检测的准确性。

图3A、图3B、图3C和图3D分别示出了第一检测子电路110、第二检测子电路120、第三检测子电路210和第四检测子电路220的内部结构。

第一组列信号线包括N1条列信号线YS0、YS2、YS4、YS6……，如图3A所示，第一检测子电路110包括N1-1个串联连接的第一逻辑或门OR1_1、OR1_2、OR1_3……，其中，第1个第一逻辑或门OR1_1的输入端分别连接于第1条列信号线YS0的远端YS0_far和第2条列信号线YS2的远端YS2_far，当N1>2时，第N1-1个第一逻辑或门的输入端分别连接于第N1-2个第一逻辑或门的输出端和第N1条列信号线的远端，例如，第2个第一逻辑或门OR1_2的输入端分别连接于第1个第一逻辑或门OR1_1的输出端和第3条列信号线YS4的远端YS4_far；第3个第一逻辑或门OR1_3的输入端分别连接于第2个第一逻辑或门OR1_2的输出端和第4条列信号线YS6的远端YS6_far。

也就是说，第一检测子电路110通过第一逻辑或门OR1_1、OR1_2、OR1_3……组成的逻辑串将第一组列信号线YS0、YS2、YS4、YS6……连接起来，当第一组列信号线的近端YS0_near、YS2_near、YS4_near、YS6_near……都输入低电平信号时，如果第一检测子电路110输出高电平信号，说明第一组列信号线中至少有一条列信号的远端输出为高电平信号，即第一组列信号线中至少有一条列信号线存在故障。

如图3B所示，第二检测子电路120包括N1-1个串联连接的第一逻辑与门AND1_1、AND1_2、AND1_3……，其中，第1个第一逻辑与门AND1_1的输入端分别连接于第1条列信号线YS0的远端YS0_far和第2条列信号线YS2的远端YS2_far，当N1>2时，第N1-1个第一逻辑与门的输入端分别连接于第N1-2个第一逻辑与门的输出端和第N1条列信号线的远端，例如，第2个第一逻辑与门AND1_2的输入端分别连接于第1个第一逻辑与门AND1_1的输出端和第3条列信号线YS4的远端YS4_far；第3个第一逻辑与门AND1_3的输入端分别连接于第2个第一逻辑与门AND1_2的输出端和第4条列信号线YS6的远端YS6_far。

也就是说，第二检测子电路120通过第一逻辑与门AND1_1、AND1_2、AND1_3……组成的逻辑串将第一组列信号线YS0、YS2、YS4、YS6……连接起来，当第一组列信号线的近端YS0_near、YS2_near、YS4_near、YS6_near……都输入高电平信号时，如果第二检测子电路120输出低电平信号，说明第一组列信号线中至少有一条列信号的远端输出为低电平信号，即第一组列信号线中至少有一条列信号线存在故障。

第二组列信号线包括N2条列信号线YS1、YS3、YS5、YS7……，如图3C所示，第三检测子电路210包括N2-1个串联连接的第二逻辑或门OR2_1、OR2_2、OR2_3……，其中，第1个第二逻辑或门OR2_1的输入端分别连接于第1条列信号线YS1的远端YS1_far和第2条列信号线YS3的远端YS3_far，当N2>2时，第N2-1个第二逻辑或门的输入端分别连接于第N2-2个第二逻辑或门的输出端和第N2条列信号线的远端，例如，第2个第二逻辑或门OR2_2的输入端分别连接于第1个第二逻辑或门OR2_1的输出端和第3条列信号线YS5的远端YS5_far；第3个第二逻辑或门OR2_3的输入端分别连接于第2个第二逻辑或门OR2_2的输出端和第4条列信号线YS7的远端YS7_far。

也就是说，第三检测子电路210通过第二逻辑或门OR2_1、OR2_2、OR2_3……组成的逻辑串将第二组列信号线YS1、YS3、YS5、YS7……连接起来，当第二组列信号线的近端YS1_near、YS3_near、YS5_near、YS7_near……都输入低电平信号时，如果第三检测子电路210输出高电平信号，说明第二组列信号线中至少有一条列信号的远端输出为高电平信号，即第二组列信号线中至少有一条列信号线存在故障。

如图3D所示，第四检测子电路220包括N2-1个串联连接的第二逻辑与门AND2_1、AND2_2、AND2_3……，其中，第1个第二逻辑与门AND2_1的输入端分别连接于第1条列信号线YS1的远端YS1_far和第2条列信号线YS3的远端YS3_far，当N2>2时，第N2-1个第二逻辑与门的输入端分别连接于第N2-2个第二逻辑与门的输出端和第N2条的列信号线的远端，例如，第2个第二逻辑与门AND2_2的输入端分别连接于第1个第二逻辑与门AND2_1的输出端和第3条的列信号线YS5的远端YS5_far；第3个第二逻辑与门AND2_3的输入端分别连接于第2个第二逻辑与门AND2_2的输出端和第4条列信号线YS7的远端YS7_far。

也就是说，第四检测子电路220通过第二逻辑与门AND2_1、AND2_2、AND2_3……组成的逻辑串将第二组列信号线YS1、YS3、YS5、YS7……连接起来，当第二组列信号线的近端YS1_near、YS3_near、YS5_near、YS7_near……都输入高电平信号时，如果第四检测子电路220输出低电平信号，说明第二组列信号线中至少有一条列信号的远端输出为低电平信号，即第二组列信号线中至少有一条列信号线存在故障。

实施例二

本实施例提供控制单元300的一种实施方式，本实施例的控制单元300用于通过选中某条列信号线，以使能该条列信号线的近端输入低电平信号，当某条列信号线没有被选中时，该条列信号线的近端输入高电平信号。

如图4A、图4B和图4C所示，本实施例的控制单元包括地址锁存器310、前级译码控制单元320、译码单元330和时序控制子单元340。下面以7位列地址信号ColAdrIn<9:3>为示例介绍控制单元的电路结构和工作原理。

如图4A所示，地址锁存器310具有三个输入端D、Lat和LatN，分别连接于列地址信号ColAdrIn<9:3>、上锁存信号LatCa和下锁存信号LatCaN，并输出列地址信号ColAdrIn<9:3>的锁存信号，即列地址锁存信号ColAdr<9:3>。上锁存信号LatCa和下锁存信号LatCaN是一对锁存信号，以在时钟信号的上升沿和下降沿都能锁存信号。

时序控制子单元340包括第一反相器INV1、第一逻辑或非门NOR1和第二逻辑或非门NOR2，其中，第一反相器INV1的输入端连接于地址锁存器310的输出端，第一反相器INV1的输出端分别连接于第一逻辑或非门NOR1和第二逻辑或非门NOR2；第一逻辑或非门NOR1的两个输入端分别连接于地址锁存器310的输出端和脉冲测试信号PulseTest，并输出列地址下锁存信号ColAdrN<9:3>；第二逻辑或非门NOR2的两个输入端分别连接于第一反相器INV1的输出端和脉冲测试信号PulseTest，并输出列地址上锁存信号ColAdr<9:3>。

如图4B所示，前级译码控制单元320包括第一子译码控制电路321、第二子译码控制电路322和第三子译码控制电路323，其中，子译码控制电路的数量取决于列信号地址ColAdrIn的位数。

第一子译码控制电路321包括串联连接的第一逻辑与非门NAND1、第一复位置位锁存器RS1、第二反相器INV2和第三反相器INV3，第一逻辑与非门NAND1的三个输入端分别输入列地址下锁存信号ColAdrN<9>、ColAdrN<8>和ColAdrN<7>，第三反相器INV3输出列地址使能信号Ca987<7:0>，使能由列地址下锁存信号ColAdrN<9>、ColAdrN<8>和ColAdrN<7>逻辑组合后所对应的8条列信号线的列地址有效。

第二子译码控制电路322包括串联连接的第二逻辑与非门NAND2、第二复位置位锁存器RS2、第四反相器INV4和第五反相器INV5，第二逻辑与非门NAND2的两个输入端分别输入列地址下锁存信号ColAdrN<6>和ColAdrN<5>，第五反相器INV5输出列地址使能信号Ca65<3:0>，使能由列地址下锁存信号ColAdrN<6>和ColAdrN<5>逻辑组合后所对应的4条列信号线的列地址有效。

第三子译码控制电路323包括串联连接的第三逻辑与非门NAND3、第三复位置位锁存器RS3、第六反相器INV6和第七反相器INV7，第三逻辑与非门NAND3的三个输入端分别输入列信号线使能控制信号CaCtrl、列地址下锁存信号ColAdrN<4>和ColAdrN<3>，第七反相器INV7输出列地址使能信号Ca43<3:0>，使能由列地址下锁存信号ColAdrN<4>和ColAdrN<3>逻辑组合后所对应的4条列信号线的列地址有效。

如图4C所示，译码单元330包括串联的第三逻辑与门AND3_1和AND3_2、第八反相器INV8和第九反相器INV9。第1个第三逻辑与门AND3_1连接于前级译码控制单元320输出的列地址使能信号Ca65<3:0>和Ca43<3:0>，第2个第三逻辑与门AND3_2连接于前级译码控制单元320输出的列地址使能信号Ca987<7:0>以及第1个第三逻辑与门AND3_1的输出信号，第九反相器INV9的输出端连接于列信号线YS0至YSM的近端YS0_near至YSM_near，驱动Ca987<7:0>、Ca65<3:0>和Ca43<3:0>所对应的列信号线的近端输入低电平信号。

如图4B所示，第一复位置位锁存器RS1、第二复位置位锁存器RS2和第三复位置位锁存器RS3的输入端还分别输入锁存检测信号LatTest，在存储器工作模式时，脉冲测试信号和锁存检测信号LatTest输出低电平信号，时序控制子单元340、第一复位置位锁存器RS1、第二复位置位锁存器RS2和第三复位置位锁存器RS3不工作，如图5A所示；在存储器进入检测模式时，脉冲测试信号PulseTest输出低电平的脉冲信号，时序控制子单元工作，如图5B所示，以保证在列地址信号ColAdrIn发生变化时，不会有毛刺进入前级译码控制单元，避免第一复位置位锁存器、第二复位置位锁存器和第三复位置位锁存器锁存错误的信号；在存储器进入检测模式时，锁存检测信号LatTest输出高电平信号，第一复位置位锁存器、第二复位置位锁存器和第三复位置位锁存器工作，用以在列地址信号发生改变时，将改变前的列地址信号锁存。

通过控制单元可以少次改变列地址信号就打开第一组列信号线或第二组列信号线，实现第一组列信号线或第二组列信号线的近端输入低电平信号，并且不需要一次性打开所有的第一组列信号线或第二组列信号线，避免检测时超过存储器能提供的最大电流能力。列信号线没有被打开时，其近端输入高电平信号。

通过本发明实施例的技术方案可以检测存储器的列信号线是否发生故障，以提高对存储器的测试能力和测试可靠性。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种存储器的检测电路，用于检测所述存储器的列信号线，所述列信号线包括第一组列信号线和第二组列信号线，其特征在于，所述检测电路包括：

控制单元，连接于所述第一组列信号线的近端和所述第二组列信号线的近端，用以为所述列信号线的近端提供电平信号；

第一检测单元，连接于所述第一组列信号线的远端，用于检测所述第一组列信号线的远端的电平信号与所述第一组列信号线的近端的电平信号是否一致；以及

第二检测单元，连接于所述第二组列信号线的远端，用于检测所述第二组列信号线的远端的电平信号与所述第二组列信号线的近端的电平信号是否一致。

2.根据权利要求1所述的检测电路，其特征在于，所述列信号线依次编号，所述第一组列信号线的编号为偶数，所述第二组列信号线的编号为奇数。

3.根据权利要求2所述的检测电路，其特征在于，所述第一检测单元包括：

第一检测子电路，连接于所述第一组列信号线的远端，当所述第一组列信号线的近端输入低电平信号，并且所述第一检测单元的所述第一检测子电路输出高电平信号时，所述第一组列信号中存在至少一条故障列信号线；以及

第二检测子电路，连接于所述第一组所述列信号线的远端，当所述第一组列信号线的近端输入高电平信号，并且所述第一检测单元的所述第二检测子电路输出低电平信号时，所述第一组列信号线中存在至少一条故障列信号线。

4.根据权利要求3所述的检测电路，其特征在于，所述第一组列信号线包括N条列信号线；所述第一检测子电路包括N-1个串联连接的逻辑或门，第1个所述逻辑或门的输入端分别连接于所述第一组列信号线中的第1条列信号线的远端和第2条列信号线的远端，当N>2时，第N-1个所述逻辑或门的输入端分别连接于第N-2个所述逻辑或门的输出端和所述第一组列信号线中的第N条列信号线的远端。

5.根据权利要求3所述的检测电路，其特征在于，所述第一组列信号线包括N条列信号线；所述第二检测子电路包括N-1个串联连接的逻辑与门，第1个所述逻辑与门的输入端分别连接于所述第一组列信号线中的第1条列信号线的远端和第2条列信号线的远端，当N>2时，第N-1个所述逻辑与门的输入端分别连接于第N-2个所述逻辑与门的输出端和所述第一组列信号线中的第N条列信号线的远端。

6.根据权利要求3所述的检测电路，其特征在于，所述第二检测单元包括：

第三检测子电路，连接于所述第二组列信号线的远端，当所述第二组列信号线的近端输入低电平信号，并且所述第二检测单元的所述第三检测子电路输出高电平信号时，所述第二组列信号中存在至少一条故障列信号线；以及

第四检测子电路，连接于所述第二组所述列信号线的远端，当所述第二组列信号线的近端输入高电平信号，并且所述第二检测单元的所述第四检测子电路输出低电平信号时，所述第二组列信号线中存在至少一条故障列信号线。

7.根据权利要求6所述的检测电路，其特征在于，所述第二组列信号线包括N条列信号线；所述第三检测子电路包括N-1个串联连接的逻辑或门，第1个所述逻辑或门的输入端分别连接于所述第二组列信号线中的第1条列信号线的远端和第2条列信号线的远端，当N>2时，第N-1个所述逻辑或门的输入端分别连接于第N-2个所述逻辑或门的输出端和所述第二组列信号线中的第N条列信号线的远端。

8.根据权利要求6所述的检测电路，其特征在于，所述第二组列信号线包括N条列信号线；所述第四检测子电路包括N-1个串联连接的逻辑与门，第1个所述逻辑与门的输入端分别连接于所述第二组列信号线中的第1条列信号线的远端和第2条列信号线的远端，当N>2时，第N-1个所述逻辑与门的输入端分别连接于第N-2个所述逻辑与门的输出端和所述第二组列信号线中的第N条列信号线的远端。

9.根据权利要求1至8任一项所述的检测电路，其特征在于，所述控制单元包括：

地址锁存器，具有三个输入端，分别连接于列地址信号、上锁存信号和下锁存信号，所述地址锁存器用于锁存所述列地址信号并输出列地址锁存信号；

前级译码控制单元，连接于所述地址锁存器，用于根据所述列地址锁存信号输出列地址使能信号；以及

译码单元，连接于所述前级译码控制单元和所述列信号线的近端之间，用于根据所述列地址使能信号使对应的所述列信号线的近端输入低电平信号。

10.根据权利要求9所述的检测电路，其特征在于，所述控制单元还包括时序控制子单元，连接于所述地址锁存器和所述前级译码控制单元之间，用于输出时序一致的所述列地址锁存信号。

11.根据权利要求10所述的检测电路，其特征在于，所述前级译码控制单元包括：

逻辑与非门，连接于所述时序控制子单元的输出端；

复位置位锁存器，连接于所述逻辑与非门的输出端，用于在所述列地址信号发生变化时，锁存变化前的所述列地址信号；以及

反相器组，包括两个串联连接的反相器，所述反相器组连接于所述复位置位锁存器的输出端与所述译码单元之间。

12.一种存储器，其特征在于，包括权利要求1至8任一项所述的检测电路。